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标题: 你知道RTL时序优化迭代的技巧有哪些吗？ [打印本页]

作者: three 时间: 2022-6-29 13:30
标题: 你知道RTL时序优化迭代的技巧有哪些吗？
你知道RTL时序优化迭代的技巧有哪些吗？

作者: oewqe 时间: 2022-6-29 13:57
需要对原有架构、规格、关键电路非常熟悉。多次实践证明不清楚原有设计的情况下做出的方案，往往只会越改越烂。判断是否熟悉的标准是能够讲清楚整个模块代码->能够自己画出整个微架构->能够提出有效的PPA优化方案。其实这一条经验是并不特指高频设计，是做好设计的基本功，缺陷率高同学往往问题就出现在这里。

作者: Blah 时间: 2022-6-29 14:26
verilog描述的就是电路，时序优化也是在电路上进行精简。这个技能我认为掌握了本科的数字电路课程就可以做到，加法器、锁存器、比较器、多路选择器、布尔表达式化解等。另外对for循环展开、if esle分支、按位运算等常见写法进行电路转换。写代码时需要能感知Critical path，并算出其大概的逻辑级数。

作者: land 时间: 2022-6-29 14:47
在时序优化过程中常用的一种手段就是牺牲部分非关键场景的性能，敢于牺牲一些边缘场景的性能。

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