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标题: 时钟经过PLL是否可以减少jitter? [打印本页]
作者: liqiangln    时间: 2008-6-10 17:44
标题: 时钟经过PLL是否可以减少jitter?
如果一个时钟经过一个时钟器件（buffer+PLL），这个器件的时钟输出相对时钟输入是否可以减小一些jitter ? 有实际项目，和芯片制作的哥们给些建议。 简单的说就是同一指标RMS值，输入是10ps,而经过PLL输入变成5ps了。
作者: Allen    时间: 2008-6-10 23:24
可以，但要好的PLL设计才行，因为PLL本身也会带来jitter，低质的PLL会适得其反。
作者: liqiangln    时间: 2008-6-11 09:08
标题: ！
是啊，理论是可以消除一些jitter的，就是担心适得其反。
作者: yun12    时间: 2008-9-24 11:42
可以的需要HW ENGNEER 设计电路
作者: stupid    时间: 2010-7-13 09:04
可以，但要好的PLL设计才行，因为PLL本身也会带来jitter，低质的PLL会适得其反。" }5 v2 X+ _' E- M
Allen 发表于 2008-6-10 23:24
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    诚如Allen所言，PLL会将带宽以内的抖动跟踪掉，常见的PLL带宽为1～10MHz，但另一方面，PLL自身也存在固有抖动，会传递到下一级。
作者: giga    时间: 2010-7-13 11:16
诚如Allen所言，PLL会将带宽以内的抖动跟踪掉，常见的PLL带宽为1～10MHz，但另一方面，PLL自身也 ...
* q) J3 y) g& ]  Z+ nstupid 发表于 2010-7-13 09:04
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注意，PLL跟CDR还是有区别的。PLL如何将带内抖动跟踪掉？所谓跟踪，只有在CDR中，当Data与Clk做减法时才有。PLL是对输入时钟的带外抖动抑制掉。
作者: stupid    时间: 2010-7-13 11:40
本帖最后由 stupid 于 2010-7-13 11:46 编辑
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回复 6# giga
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    明白，而抑制的实质是因为PLL内部存在的LPF，但另一个注意的地方是所谓的Knee点的抖动传递。" n* v% F6 \& n; T9 W8 ^) _

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常见的CDR一般是PLL，但也有DLL，比如Xilinx9 r5 a4 c0 K! ?

2 w0 h0 s# w  ]$ G2 F! o再举一个例子，采用81134，固有抖动大概是十几ps，但送给PLL后，表现只有几个ps
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作者: liqiangln    时间: 2011-3-4 09:28
谢谢各位的关注，现在的实现方式基本都是APLL来实现Jitter的消除。08年的时候，由于芯片的要求比较高，而且商业芯片的性能确实也存在一些风险。- q: A  P2 o6 h6 s: W4 l8 f  N! p

/ J7 g. h. a( ]9 l6 b现在商业芯片DPLL+APLL集成的方式，这个问题基本已经能解决了。而且Jitter的测量，现在也越来越重视Phase noise的指标，直接跟内部的PLL的相关。
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4 u" \3 @" J4 B& k7 V# Istupid ，多谢，我也在SH，不过去Lab的时候，很少能看到你，呵呵。
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作者: stupid    时间: 2011-3-7 17:23
回复 liqiangln 的帖子
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呵呵，随着抖动预算越来越紧张，链路中的每一部分都必须仔细考虑，而且必须持续不断的改进，才能满足貌似“变态”的要求。/ k2 Q; V0 n7 i! f
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在PLL的设计上，Altera和Xilinx现在都用模拟的。- V2 z% [. y7 @/ J) k; v$ a
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而相噪的测试，类似于对VCO之类的，最好用的仪器是信号分析仪。
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