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标题: 小间距QFN封装PCB设计串扰抑制 [打印本页]
作者: guanshen 时间: 2021-11-19 13:47
标题: 小间距QFN封装PCB设计串扰抑制
一、引言
随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。
那么，什么是小间距QFN封装PCB设计串扰抑制呢？
二、问题分析
% S) g, K+ r& r3 `在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图1是一个0.5 pitch QFN封装的尺寸标注图。# G& k% o# N& `# Y. C @$ u: {7 N
1 W( k0 O! t [ m7 E$ I
图1、0.5 pitch QFN封装尺寸标注图5 u3 ]7 B" `* t Q0 O/ A. s2 n
图2是一个使用0.5mm pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计：
$ l! t0 ?0 M: `, t: d6 H' c1 z5 T+ b; I( l2 {0 }' K
图2、QFN封装PCB设计TOP层走线
5 C R/ t3 F5 l& a T差分线走线线宽/线距为：8/10, 走线距离参考层7mil，板材为FR4.& q% Q( P) b i. _8 Y/ @# K* U
图3、PCB差分走线间距与叠层
: R% }0 T! H, r6 Q& R" I. O. {从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分 对间的串扰增大。
. D/ k. L9 |0 R; l$ ^, f图4是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。. V+ h& j# }0 w. @3 |, K
# b' m- j; x! X( P1 Y& d
图4、差分模式端口定义及串扰仿真结果; f2 P( R& V* \, p E
从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。( @7 o: T3 Q3 b4 `7 D& W" `! o+ M" q
三、优化方案分析
. h& o0 P" B" \. |$ [* `对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。- L1 b/ c- d6 @, s: R8 l( J' q
图5是针对上述设计使用紧耦合差分线进行串扰优化的一个实例：
: ~6 {1 k' p! f5 r: i/ l& M* b j' a( p3 \$ g4 F2 Y* y! K
图5、紧耦合差分布线图$ U$ q6 [# \! ~7 P1 s
图6是上述设计的差分模式的近端串扰和远端串扰的仿真结果：$ {, M6 Y' \ c# h h, i
- V$ \% F1 k/ b! q- F9 H4 C; }" a8 p图6、紧耦合差分端口定义及串扰仿真结果6 m+ Y$ C( k8 m" j$ u" l& r
从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。( q% r3 A4 U2 }" k5 R$ v
+ X4 E, V( t6 t; T) s T
作者: xiananUZI 时间: 2021-11-19 13:56
小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题越来越突出了
作者: CLBuu 时间: 2021-11-19 13:56
在扇出区域差分对间间距和差分对内的线间距相当，会使差分 对间的串扰增大
作者: showmaker 时间: 2021-11-19 13:56
在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出
作者: guyu412 时间: 2021-12-7 14:37
各个频段串扰应该控制在多少以下？是根据协议要求吗？
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