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标题: 什么是小间距QFN封装PCB设计串扰抑制？ [打印本页]

作者: jspij1 时间: 2021-11-13 13:33
标题: 什么是小间距QFN封装PCB设计串扰抑制？

一、引言

随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。

那么，什么是小间距QFN封装PCB设计串扰抑制呢？

二、问题分析. T* k! y5 y7 Z' K' v* Y7 D
在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图1是一个0.5 pitch QFN封装的尺寸标注图。
4 e( Z! @" V  M( r/ V( r, l% N9 ^2 X
5 T# w/ S2 T# v/ P2 v- {% k# z图1、0.5 pitch QFN封装尺寸标注图/ G' g1 Q; w5 C: ]" x
图2是一个使用0.5mm  pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计：
% P1 {/ }0 }% v4 o: c6 v$ ~8 R$ C
! ?+ b! q4 H$ k图2、QFN封装PCB设计TOP层走线
- `/ T, d3 t" S0 Y3 o# ]/ [差分线走线线宽/线距为：8/10,  走线距离参考层7mil，板材为FR4./ G9 s! l; C  p# k: L6 n
图3、PCB差分走线间距与叠层* v$ l& s: B! T# G6 N
从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分对间的串扰增大。. l2 Q: r& F) j2 K& T9 n
图4是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。9 P# z0 [% a" w& P$ C" W

7 e8 a9 N/ t- W3 r% j. F/ i/ l图4、差分模式端口定义及串扰仿真结果
; D. }) B6 o: Q; T' n( U/ m从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。

三、优化方案分析
, W3 E+ Y1 `, F9 i3 E F# \对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。; o! ^! E1 t& x" I
图5是针对上述设计使用紧耦合差分线进行串扰优化的一个实例：+ k+ g% r' a% P$ R$ T/ f/ x

: s9 a, y# c5 @* z图5、紧耦合差分布线图
7 n( W4 M& C6 J图6是上述设计的差分模式的近端串扰和远端串扰的仿真结果：
( s. x5 V5 f& i" {0 }0 j
" \4 L- n& X2 o* m图6、紧耦合差分端口定义及串扰仿真结果
/ \; D% m" u" N) D从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。

作者: nuiga 时间: 2021-11-13 14:07
由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出

作者: kiygb 时间: 2021-11-13 14:07
对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度

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