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标题:
DSP上电复位配置什么？
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作者:
hunterccc
时间:
2021-10-19 13:43
标题:
DSP上电复位配置什么？
1. DSP上电复位配置什么？
1 y6 P% r/ X7 q5 _: z; f
DSP的大、小端，自启动（boot）模式，PCIe模式，网络协处理器
时钟
选择需要在上电复位的时候选择，怎么选择？
, e4 }5 E8 K' V, A; Y, I% l7 ~1 _
依靠上电时候锁定DSP Device Configura
ti
on pins（设备配置管脚）的逻辑电平。
; M9 _! u4 d& D$ ?8 w% b7 a3 E
配置管脚的逻辑电平怎么设置？
# \6 l# w$ E7 ?1 S/ D
一般采用两种方式：
' n! j& m$ K$ s
第一种是把DSP的配置管脚全部和
FPGA
的IO连接，由FPGA上电控制（文末附FPGA复位DSP程序）
) n6 G D6 q6 a5 ~- n
第二种是通过外部上拉/下拉电阻。
- C6 V. D$ L- p
提示：
# r; H% R I% e) d& F* _
合理的板载设计应该确保所有的设备输入引脚都在一个有效电平而不能悬空，可以通过上拉/下拉电阻实现，当然可以内部上拉或外部上拉。
+ A# r. x$ F* k0 y+ J6 c
设备通过评估需求，一般内部实现上拉/下拉。但是一些管脚需要外部上拉/下拉。
. f& D; m5 o. {9 H! D5 _
（1） 设备配置管脚：这些管脚同时需要输出（C6678的配置管脚和GPIO是公用管脚）且没有驱动（高阻态），即使内部上拉/下拉电阻也许满足需求电平，
$ ^3 p9 y( Y1 c: C1 h) y! j
但是外部上拉/下拉也是必须，目的是为了确保配置有效，也方便切换模式。
( s# J$ y! G# E; @
（2） 其他输入管脚：如果内部上拉/下拉没有满足需求电平，则需要外部上拉/下拉。
1 h- l8 q t- z( s- i5 H9 A! }
2. TMS320C6678设备配置管脚
( i. H5 G. `5 A' N, i+ t6 V
（1） LENDIAN ：决定DSP的大小端。
' I+ O& c/ h4 z; Q7 k& V5 M
（2） BOOTMODE［12:0］ ：决定DSP的自启动模式（详情见BootLoader for the C66x DSP User Guide）。
2 m2 a- J1 x# R& B5 h$ x7 _0 `
（3） PCIESSMODE ： 决定PCIe子系统处于EP、legacy EP还是RC。
( _6 B- B; O% s2 u5 _" t9 n) T
（4） PCIESSEN ： 决定是否使能PICe 子系统，默认是不使能。
9 [- _" \3 a0 P8 D: s
（5） PACKSEL： 决定网络协处理器的输入时钟是核时钟还是PASSCLK时钟。
: ]4 g) k& d9 F" S* X' O0 g
3. DSP上电时序
+ _5 J+ H! c; P+ N& D7 q; f
DSP的上电时序，就是上电复位的时序。
" o( C/ d& f% _$ _* O" G) M
设备初始化分为两个阶段：
) b, C$ @2 m9 h: d5 c P. a) ?; z5 u
（1） 所有的供电
电源
稳定，不同的电源有供电时序，可见下面时序图。
' T% S2 O3 L* Q: w }0 y. Q
（2） RESET、POR、RESE
RF
ULL按时序拉高，当然还包括时钟输入稳定。
3 R6 y6 N% N3 A# Y7 U c a' ~
1 ]1 O: s2 @6 K, U1 \9 K3 h
- J/ X+ u4 P! K" Z+ J
注意：
- o: _* I- d& I& S
（1） 在电源稳定期间，POR要保持低电平，所以复位前拉低。
+ [+ O% r9 I5 ^$ u( I2 }
（2） DDRCLK、REFCLK应该在POR拉高前触发。
' z- l3 {! s4 v+ u" M3 t
（3） 一旦获得DVDD18供电，RESETSTAT拉低。
/ u6 M m! O! P/ ]# v
在DVDD18供电前，所有的LVCMOS输入和双向管脚不能驱动为低电平或拉高。
% O4 Q' N8 j- p9 k
（4） 在DVDD18有效后，RESETSTAT可以在任何时刻被拉高。在POR控制boot下，RESET必须在POR拉高前拉高。
" z& ?% R, z) x! P2 w7 q3 l% X
（5） 在电源稳定后，POR必须持续保持低电平至少100us。至此，电源稳定阶段结束。
0 g# ? p' W# q
（6） 在电源稳定阶段后设备初始化需要500个REFCLK
时钟周期
。最大时钟周期是33.33nsec，所以在POR上升沿前延迟16us是必要的。在整个16us期间，时钟必须是激活的。
, f* k4 Z% s. c6 W! Q" n O2 T! H
（7） 在POR稳定在高电平之后，RESETFULL必须要保持低电平24个REFCLK时钟周期。
: L0 W% } O" K
（8） 在RESETFULL上升沿，设备锁定GPIO 配置管脚的电平，然后进行配置，到复位状态位RESETSTAT信号拉高延迟大约10000到50000个时钟周期。
# t" m* L4 O# b& N1 P
（9） GPIO配置必须在RESETFULL上升沿前保持至少12个REFCLK时钟周期（transitions）。
) K/ U& U. p2 B" J
（10） GPIO配置必须在RESETFULL上升沿后保持至少12个REFCLK时钟周期（transitions）。
; z/ j- b5 m6 X4 o: B0 ~
总的来说：
. B; c2 i8 ?. X1 }7 l5 |7 y$ z
在各个电源供电正常后，DSP的时钟稳定后，驱动RESET、POR、RESETFULL依次拉高，在RESETFULL的上升沿锁定DSP复位配置的GPIO电平，然后RESETSTAT拉高，则DSP上电复位完成。
1 E" S4 H: P, @8 P9 D3 T7 k. A
4. DSP的复位模式
) b2 H- {/ E- w6 ~: Z l
总共四种复位模式，前三种复位模式都会触发RESETSTAT，局部复位不会触发RESETSTAT.
& E5 R& [" {% h" o* ~6 q8 |
（1） 上电复位
. S# g3 ?# j# U5 c3 D
（2） 硬件复位
" ~ q9 G) \5 x9 M0 Z, f
（3） 软件复位
5 W; n* W: O& I! o+ K
详见手册。
# `, Y: M i) `4 c) A$ e
（4） 局部复位
; j* |* d: S2 b h& \) V0 z0 Y
3 ]! }% ]; k6 c
局部复位时序图
# k/ K1 h; p" H) K' g& Z u
上电复位后，可以进行局部复位，即对每个核单独复位。
7 c' j- p- x0 y
局部复位可以被以下方式触发：
- ]! x. z/ T, h# i9 x
; X7 f: R3 u/ v! _
LRESET pin
0 I- k- Q& E: W8 A& L
Watchdog timer、CORESEL［3:0］ and RSTCFG register
) `/ A0 u0 T2 p, Z/ b: F
LPSC MMRs（memory-mapped registers）
3 M- ?1 y4 C- i+ H! O
一般我们不使用局部复位，如果上电复位后，发现某些核处于复位状态，而其他核可以连接使用，多半是局部复位造成的，应该把LRESETNMIEN 设置为1，则可以避免这个问题。
4 m4 J* ^7 C" S
7 T! X6 c% e8 X, j& @
8 v" R5 a( I1 X; Y9 I% v8 s
: V4 }& M! G7 Y4 t) O5 d+ @% j
+ q6 W/ n2 X' M; ?
5 V' c. W* i& Z Z. X! a
作者:
muzitongxue
时间:
2021-10-19 14:49
DSP的上电时序，就是上电复位的时序
作者:
ssdgh
时间:
2021-10-19 16:24
合理的板载设计应该确保所有的设备输入引脚都在一个有效电平而不能悬空
作者:
showmaker
时间:
2021-10-19 16:26
在电源稳定期间，POR要保持低电平，所以复位前拉低
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