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标题:
关于ALLEGRO PACKAGE DESIGNER的延时计算的问题
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作者:
EdisonZheng
时间:
2021-9-10 00:47
标题:
关于ALLEGRO PACKAGE DESIGNER的延时计算的问题
封装设计的层叠如下
( B" M l+ t$ A& u' G9 U, C. I8 ~
: V! s& C4 q- L
问题描述：
) o& B8 [+ c( W( w( n; i: B
1.走线在CU-2层，CU-1和CU-3都是地平面，DK统一为3.3，按照理论计算，传输速度是153.8ps/inch，但是根据APD自动计算的走线延时推算，传输延时只有128.9ps/inch，和理论不符。
6 }! x6 E) @0 b. H) L
2.切换到ALLEGRO PCB设计界面，同样的设置，按照软件自动计算的走线延时反推，传输延时和理论完美一致，都是153.8ps/inch。
5 e! B1 M( J1 m! N0 T' w
: i$ S" q* K8 {! d- y! z- C, |, D
请教高手，APD中为什么会和理论计算有差异？是封装有什么特殊考虑，还是就是软件bug？
0 [8 ~4 n6 q7 d3 j0 F8 ]
作者:
EdisonZheng
时间:
2021-9-10 00:51
补充层叠设计图
* S( U' \8 O& @2 a4 v% D2 H
新建位图图像.jpg
(68.1 KB, 下载次数: 6)
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2021-9-10 00:51 上传
作者:
敢敢
时间:
2021-9-15 15:07
:lol:lol:lol:lol:lol:lol
作者:
killer00
时间:
2021-9-16 11:41
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