“先进封装”一文打尽

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一项技术能从相对狭窄的专业领域变得广为人知，有历史的原因，也离不开著名公司的推波助澜，把SiP带给大众的是苹果（Apple），而先进封装能引起公众广泛关注则是因为台积电（TSMC）。
- }" }0 F4 Z+ H, |7 N5 F苹果说，我的i Watch采用了SiP技术，SiP从此广为人知；台积电说，除了先进工艺，我还要搞先进封装，先进封装因此被业界提到了和先进工艺同等重要的地位。
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近些年，先进封装技术不断涌现，新名词也层出不穷，让人有些眼花缭乱，目前可以列出的先进封装相关的名称至少有几十种。
例如：WLP(Wafer Level Package), FIWLP(Fan-in Wafer Level Package), FOWLP(Fan-Out Wafer Level Package), eWLB(embedded Wafer Level BallGrid Array), CSP(Chip Scale Package), WLCSP(Wafer Level Chip Scale Package), CoW(Chip on Wafer), WoW(Wafer on Wafer), FOPLP(Fan-Out Panel Level Package), InFO(Integrated Fan-Out), CoWoS(Chip-on-Wafer-on-Substrate), HBM(High-Bandwidth Memory), HMC(Hybrid MemoryCube), Wide-IO(Wide Input Output), EMIB(Embedded Multi-Die Interconect Bridge), Foveros, Co-EMIB, ODI(Omni-Directional Interconnect), 3D IC, SoIC, X-Cube…等等…这些都属于先进封装技术。
如何区分并理解这些让人眼花缭乱的先进封装技术呢？这就是本文要告诉读者的。
首先，为了便于区分，我们将先进封装分为两大类：① 基于XY平面延伸的先进封装技术，主要通过RDL进行信号的延伸和互连；② 基于Z轴延伸的先进封装技术，主要是通过TSV进行信号延伸和互连。
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基于XY平面延伸的  先进封装技术
这里的XY平面指的是Wafer或者芯片的XY平面，这类封装的鲜明特点就是没有TSV硅通孔，其信号延伸的手段或技术主要通过RDL层来实现，通常没有基板，其RDL布线时是依附在芯片的硅体上，或者在附加的Molding上。因为最终的封装产品没有基板，所以此类封装都比较薄，目前在智能手机中得到广泛的应用。

6 w' m) w/ Y+ s2 I1．FOWLP

FOWLP (Fan-out Wafer Level Package)是WLP（Wafer Level Package）的一种，因此我们需要先了解WLP晶圆级封装。
在WLP技术出现之前，传统封装工艺步骤主要在裸片切割分片后进行，先对晶圆（Wafer）进行切割分片（Dicing），然后再封装（Packaging）成各种形式。

WLP于2000年左右问世，有两种类型：Fan-in（扇入式）和Fan-Out（扇出式）WLP晶圆级封装和传统封装不同，在封装过程中大部分工艺过程都是对晶圆进行操作，即在晶圆上进行整体封装（Packaging），封装完成后再进行切割分片。
9 k" E; v( T, {: f, J1 k! L因为封装完成后再进行切割分片，因此，封装后的芯片尺寸和裸芯片几乎一致，因此也被称为CSP（Chip Scale Package）或者WLCSP（Wafer Level Chip Scale Packaging），此类封装符合消费类电子产品轻、小、短、薄化的市场趋势，寄生电容、电感都比较小，并具有低成本、散热佳等优点。
开始WLP多采用Fan-in型态，可称之为Fan-in WLP 或者FIWLP，主要应用于面积较小、引脚数量少的芯片。
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随着IC工艺的提升，芯片面积缩小，芯片面积内无法容纳足够的引脚数量，因此衍生出Fan-Out WLP 封装形态，也称为FOWLP，实现在芯片面积范围外充分利用RDL做连接，以获取更多的引脚数。

FOWLP，由于要将RDL和Bump引出到裸芯片的外围，因此需要先进行裸芯片晶圆的划片分割，然后将独立的裸芯片重新配置到晶圆工艺中，并以此为基础，通过批量处理、金属化布线互连，形成最终封装。FOWLP封装流程如下图所示。

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/ h6 m7 Q/ C( H, e  O) U) }FOWLP受到很多公司的支持，不同的公司也有不同的命名方法，下图所示为各大公司的提供的FOWLP。
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- K7 R- `! ]# n4 d) R8 e无论是采用Fan-in还是Fan-out，WLP晶圆级封装和PCB的连接都是采用倒装芯片形式，芯片有源面朝下对着印刷电路板，可以实现最短的电路径，这也保证了更高的速度和更少的寄生效应。另一方面，由于采用批量封装，整个晶圆能够实现一次全部封装，成本的降低也是晶圆级封装的另一个推动力量。
2．INFO
InFO（Integrated Fan-out）是台积电（TSMC）于2017年开发出来的FOWLP先进封装技术，是在FOWLP工艺上的集成，可以理解为多个芯片Fan-Out工艺的集成，而FOWLP则偏重于Fan-Out封装工艺本身。
1 f) _$ R0 X1 DInFO给予了多个芯片集成的空间，可应用于射频和无线芯片的封装，处理器和基带芯片封装，图形处理器和网络芯片的封装。下图为FIWLP，FOWLP和InFO对比示意图。

; P( B9 b# y7 q" X! a3 \' @  }9 Z苹果iPhone处理器早年一直是三星来生产，但台积电却从苹果A11 开始，接连独拿两代iPhone处理器订单，关键之一，就在于台积电全新封装技术InFO，能让芯片与芯片之间直接互连，减少厚度，腾出宝贵的空间给电池或其他零件使用。
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苹果从 iPhone 7 就开始InFO封装，后续继续在用，iPhone 8、iPhone X，包括以后其他品牌的手机也会开始普遍使用这个技术。苹果和台积电的加入改变了FOWLP技术的应用状况，将使市场开始逐渐接受并普遍应用FOWLP（InFO）封装技术。
8 e4 ]1 M$ |4 d9 N! `3．FOPLP
" w# P+ @. I# c" S  D* F$ r- oFOPLP（Fan-out Panel Level Package）面板级封装，借鉴了FOWLP的思路和技术，但采用了更大的面板，因此可以量产出数倍于 300 毫米硅晶圆芯片的封装产品。
FOPLP技术是FOWLP 技术的延伸，在更大面积的方形载板上进行Fan-Out制程，因此被称为 FOPLP 封装技术，其Panel载板可以采用PCB载板，或者液晶面板用的玻璃载板。
- @2 O' W/ n% Q* n! t( M. C7 _7 |目前而言，FOPLP采用了如 24×18英寸（610×457mm）的PCB载板，其面积大约是 300 mm硅晶圆的4 倍，因而可以简单的视为在一次的制程下，就可以量产出 4 倍于300 mm硅晶圆的先进封装产品。
和FOWLP工艺相同，FOPLP 技术可以将封装前后段制程整合进行，可以将其视为一次的封装制程，因此可大幅降低生产与材料等各项成本。下图为FOWLP和FOPLP比较。
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# y" `8 ?7 S" q2 AFOPLP采用了PCB上的生产技术进行RDL的生产，其线宽、线间距目前均大于10um，采用SMT设备进行芯片和无源器件的贴装，由于其面板面积远大于晶圆面积，因而可以一次封装更多的产品。相对FOWLP，FOPLP具有更大的成本优势。目前，全球各大封装业者包括三星电子、日月光均积极投入到FOPLP 制程技术中。
* Y2 v' ]2 c" N  r4．EMIB
EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多芯片互连桥先进封装技术是由英特尔提出并积极应用的，和前面描述的3种先进封装不同，EMIB是属于有基板类封装，因为EMIB也没有TSV，因此也被划分到基于XY平面延伸的先进封装技术。
$ `4 T9 N9 Y" FEMIB理念跟基于硅中介层的2.5D封装类似，是通过硅片进行局部高密度互连。与传统2.5封装的相比，因为没有TSV，因此EMIB技术具有正常的封装良率、无需额外工艺和设计简单等优点。
传统的SoC芯片，CPU、GPU、内存控制器及IO控制器都只能使用一种工艺制造。采用EMIB技术，CPU、GPU对工艺要求高，可以使用10nm工艺， IO单元、通讯单元可以使用14nm工艺，内存部分则可以使用22nm工艺，采用EMIB先进封装技术可以把三种不同工艺整合到一起成为一个处理器。下图是EMIB示意图。

和硅中介层（interposer）相比，EMIB硅片面积更微小、更灵活、更经济。EMIB封装技术可以根据需要将CPU、IO、GPU甚至FPGA、AI等芯片封装到一起，能够把10nm、14nm、22nm等多种不同工艺的芯片封装在一起做成单一芯片，适应灵活的业务的需求。

通过EMIB方式，KBL-G平台将英特尔酷睿处理器与AMD Radeon RX Vega M GPU整合在一起，同时具备了英特尔处理器强大的计算能力与AMD GPU出色的图形能力，并且还有着极佳的散热体验。这颗芯片创造了历史，也让产品体验达到了一个新的层次。

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基于Z轴延伸的  先进封装技术
基于Z轴延伸的先进封装技术主要是通过TSV进行信号延伸和互连，TSV可分为2.5D TSV和3D TSV，通过TSV技术，可以将多个芯片进行垂直堆叠并互连。

/ D% U8 i& `+ O在3D TSV技术中，芯片相互靠得很近，所以延迟会更少，此外互连长度的缩短，能减少相关寄生效应，使器件以更高的频率运行，从而转化为性能改进，并更大程度的降低成本。
TSV技术是三维封装的关键技术，包括半导体集成制造商、集成电路制造代工厂、封装代工厂、新兴技术开发商、大学与研究所以及技术联盟等研究机构都对 TSV 的工艺进行了多方面的研发。
4 t: g; _! M3 a  E+ X, l此外，需要读者注意，虽然基于Z轴延伸的先进封装技术主要是通过TSV进行信号延伸和互连，但RDL同样是不可或缺的，例如，如果上下层芯片的TSV无法对齐时，就需要通过RDL进行局部互连。
5．CoWoS
CoWoS（Chip-on-Wafer-on-Substrate）是台积电推出的 2.5D封装技术，CoWoS是把芯片封装到硅转接板（中介层）上，并使用硅转接板上的高密度布线进行互连，然后再安装在封装基板上，如下图所示。


CoWoS和前面讲到的InFO都来自台积电，CoWoS有硅转接板Silicon Interposer，InFO则没有。CoWoS针对高端市场，连线数量和封装尺寸都比较大。InFO针对性价比市场，封装尺寸较小，连线数量也比较少。
6 W* {; {  g/ R* r8 [台积电2012年就开始量产CoWoS，通过该技术把多颗芯片封装到一起，通过Silicon Interposer高密度互连，达到了封装体积小，性能高、功耗低，引脚少的效果。
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: \- W7 Z( y! |1 {0 r" C  [CoWoS技术应用很广泛，英伟达的GP100、战胜柯洁的AlphaGo背后的Google芯片TPU2.0都是采用CoWoS技术，人工智能AI的背后也是有CoWoS的贡献。目前，CoWoS已经获得NVIDIA、AMD、Google、XilinX、华为海思等高端芯片厂商的支持。
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6．HBM
HBM（High-Bandwidth Memory ）高带宽内存，主要针对高端显卡市场。HBM使用了3D TSV和2.5D TSV技术，通过3D TSV把多块内存芯片堆叠在一起，并使用2.5D TSV技术把堆叠内存芯片和GPU在载板上实现互连。下图所示为HBM技术示意图。
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HBM目前有三个版本，分别是HBM、HBM2和HBM2E，其带宽分别为128 GBps/Stack、256 GBps/Stack和307 GBps/Stack，最新的HBM3还在研发中。
3 Y% N% [6 Y! q& `" C  ]  m" sAMD、NVIDIA和海力士主推的HBM标准，AMD首先在其旗舰显卡首先使用HBM标准，显存带宽可达512 GBps，NVIDIA也紧追其后，使用HBM标准实现1TBps的显存带宽。和DDR5相比，HBM性能提升超过了3倍，但功耗却降低了50%。
/ T" J5 s, \* H+ R" Q. a( V7．HMC
0 O+ W; z- t0 [0 I4 I5 lHMC（Hybrid Memory Cube）混合存储立方体，其标准由美光主推，目标市场是高端服务器市场，尤其是针对多处理器架构。HMC使用堆叠的DRAM芯片实现更大的内存带宽。另外HMC通过3D TSV集成技术把内存控制器（Memory Controller）集成到DRAM堆叠封装里。下图所示为HMC技术示意图。


/ `+ j5 ]: D& U  L- P& M/ ?对比HBM和HMC可以看出，两者很相似，都是将DRAM芯片堆叠并通过3D TSV互连，并且其下方都有逻辑控制芯片，两者的不同在于：HBM通过Interposer和GPU互连，而HMC则是直接安装在Substrate上，中间缺少了Interposer和2.5D TSV。
: {7 T& v+ p8 u" x+ l: `在HMC堆叠中，3D TSV的直径约为5~6um，数量超过了2000+，DRAM芯片通常减薄到50um，之间通过20um的MicroBump将芯片相连。
- r) p3 u3 K8 A3 I# R, x以往内存控制器都做在处理器里，所以在高端服务器里，当需要使用大量内存模块时，内存控制器的设计非常复杂。现在把内存控制器集成到内存模块内，则内存控制器的设计就大大地简化了。此外，HMC使用高速串行接口（SerDes）来实现高速接口，适合处理器和内存距离较远的情况。
8．Wide-IO
Wide-IO（Wide Input Output）宽带输入输出技术由三星主推，目前已经到了第二代，可以实现最多512bit的内存接口位宽，内存接口操作频率最高可达1GHz，总的内存带宽可达68GBps，是DDR4接口带宽（34GBps）的两倍。
Wide-IO通过将Memory芯片堆叠在Logic芯片上来实现，Memory芯片通过3D TSV和Logic芯片及基板相连接，如下图所示。

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) G" E0 j5 s0 U3 `# V6 EWide-IO具备TSV架构的垂直堆叠封装优势，有助打造兼具速度、容量与功率特性的移动存储器，满足智慧型手机、平板电脑、掌上型游戏机等行动装置的需求，其主要目标市场是要求低功耗的移动设备。
. i0 }; b( q7 f( ^9．Foveros
除了前面介绍过的EMIB先进封装之外，Intel还推出了Foveros有源板载技术。在Intel的技术介绍中，Foveros被称作3D Face to Face Chip Stack for heterogeneous integration，三维面对面异构集成芯片堆叠。
EMIB与Foveros的区别在于前者是2D封装技术，而后者则是3D堆叠封装技术，与2D的EMIB封装方式相比，Foveros更适用于小尺寸产品或对内存带宽要求更高的产品。其实EMIB和Foveros在芯片性能、功能方面的差异不大，都是将不同规格、不同功能的芯片集成在一起来发挥不同的作用。不过在体积、功耗等方面，Foveros 3D堆叠的优势就显现了出来。Foveros每比特传输的数据的功率非常低，Foveros技术要处理的是Bump间距减小、密度增大以及芯片堆叠技术。


; H" C" D! u: R6 F9 P6 v首款Foveros 3D堆叠设计的主板芯片LakeField，它集成了10nm Ice Lake处理器以及22nm核心，具备完整的PC功能，但体积只有几枚美分硬币大小。
( B. l$ `9 F' b; x% u8 f) W虽说Foveros是更为先进的3D封装技术，但它与EMIB之间并非取代关系，英特尔在后续的制造中会将二者结合起来使用。
10．Co-EMIB（Foveros + EMIB）
+ l7 n4 ?6 h0 ?' G" u6 eCo-EMIB是EMIB和Foveros的综合体，EMIB主要是负责横向的连结，让不同内核的芯片像拼图一样拼接起来，而Foveros则是纵向堆栈，就好像盖高楼一样，每层楼都可以有完全不同的设计，比如说一层为健身房，二层当写字楼，三层作公寓。
- |! `7 X: z( D# x$ E将EMIB和Foveros合并起来的封装技术被称作Co-EMIB，是可以具有弹性更高的芯片制造方法，可以让芯片在堆叠的同时继续横向拼接。因此，该技术可以将多个3D Foveros芯片通过EMIB拼接在一起，以制造更大的芯片系统。下图是Co-EMIB技术示意图。

Co-EMIB封装技术能提供堪比单片的性能，达成这个技术的关键，就是ODI（Omni-Directional Interconnect）全向互连技术。ODI具有两种不同型态，除了打通不同层的电梯型态连接外，也有连通不同立体结构的天桥，以及层之间的夹层，让不同的芯片组合可以有极高的弹性。ODI封装技术可以让芯片既实现水平互连，又可以实现垂直互连。
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Co-EMIB通过全新的3D + 2D封装方式，将芯片设计思维也从过去的平面拼图，变成堆积木。因此，除了量子计算等革命性的全新计算架构外，CO-EMIB可以说是在维持并延续现有计算架构与生态的最佳作法。
11．SoIC
( l% k! F! Y8 J8 M& E6 i' ISoIC也称为TSMC-SoIC，是台积电提出的一项新技术——集成片上系统（System-on-Integrated-Chips），预计在2021年，台积电的SoIC技术就将进行量产。
究竟什么是SoIC？所谓SoIC是一种创新的多芯片堆栈技术，能对10纳米以下的制程进行晶圆级的集成。该技术最鲜明的特点是没有凸点（no-Bump）的键合结构，因此具有有更高的集成密度和更佳的运行性能。
/ S$ Z: ~7 O+ `' ~9 R5 g4 qSoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）两种技术形态，从TSMC的描述来看，SoIC就一种WoW晶圆对晶圆或CoW芯片对晶圆的直接键合（Bonding）技术，属于Front-End 3D技术（FE 3D）,而前面提到的InFO和CoWoS则属于Back-End 3D技术（BE 3D）。TSMC和Siemens EDA（mentor）就SoIC技术进行合作，推出了相关的设计与验证工具。
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6 b0 m, ^2 M; L- ]: I具体的说，SoIC和3D IC的制程有些类似，SoIC的关键就在于实现没有凸点的接合结构，并且其TSV的密度也比传统的3D IC密度更高，直接通过极微小的TSV来实现多层芯片之间的互联。如上图所示是3D IC和SoIC两者中TSV密度和Bump尺寸的比较。可以看出，SoIC的TSV密度要远远高于3D IC，同时其芯片间的互联也采用no-Bump的直接键合技术，芯片间距更小，集成密度更高，因而其产品也比传统的3D IC有更高的功能密度。
12．X-Cube
# L, J# v# k& r  E" H7 _( _' j3 C3 e4 hX-Cube（eXtended-Cube）是三星宣布推出的一项3D集成技术，可以在较小的空间中容纳更多的内存，并缩短单元之间的信号距离。
3 s- q; F6 j. V& t% V: ?0 W, uX-Cube用于需要高性能和带宽的工艺，例如5G，人工智能以及可穿戴或移动设备以及需要高计算能力的应用中。X-Cube利用TSV技术将SRAM堆叠在逻辑单元顶部，可以在更小的空间中容纳更多的存储器。
从X-Cube技术展示图可以看到，不同于以往多个芯片2D平行封装，X-Cube 3D封装允许多枚芯片堆叠封装，使得成品芯片结构更加紧凑。芯片之间采用了TSV技术连接，降低功耗的同时提高了传输的速率。该技术将会应用于最前沿的5G、AI、AR、HPC、移动芯片以及VR等领域。


X-Cube技术大幅缩短了芯片间的信号传输距离，提高数据传输速度，降低功耗，并且还可以按客户需求定制内存带宽及密度。目前X-Cube技术已经可以支持7nm及5nm工艺，三星将继续与全球半导体公司合作，将该技术部署在新一代高性能芯片中。

- `% {. Z6 F7 ]% o0 n' Y5 _; K 总结  先进封装技术
本文中，我们讲述了12种当今最主流的先进封装技术。下表是对这些主流先进封装技术横向比较。

从对比中我们可以看出，先进封装的出现和快速发展主要是在近10年间，其集成技术主要包括2D、2.5D、3D、3D+2D、3D+2.5D几种类型，功能密度也有低、中、高、极高几种，应用领域包括了5G，AI，可穿戴设备，移动设备、高性能服务器、高性能计算、高性能显卡等领域，主要应用厂商包括TSMC、Intel、SAMSUNG等著名芯片厂商，这也反映出先进封装和芯片制造融合的趋势。

最后，我们总结一下：先进封装的目的就是：
3 p- s. r# _$ m& M1 L
* `5 u1 W2 P% l+ s提升功能密度，缩短互连长度，提升系统性能，降低整体功耗。

先进封装对EDA工具也提出了新的要求，EDA工具需要既能支持FIWLP、FOWLP、2.5D TSV和3D TSV设计，也需要能支持多基板设计，因为一款产品中硅中介层（inteposer）和封装基板（Substrate）经常集成在一起，各大EDA公司纷纷推出了新的工具来支持先进封装的设计和验证，包括Synopsys, cadence, Siemens EDA（Mentor）都积极参与其中。

. O7 \: a3 m: F: K下图所示为Siemens EDA XPD工具先进封装设计截图，该设计包含了3D TSV和2.5D TSV设计，Interposer，Substrate，FlipChip，Microbump，BGA等元素，在EDA工具中得到了详尽和精准的体现。关于先进封装的详细设计方法可参考近期即将出版的新书《基于SiP技术的微系统》。

SIN2020

FOWLP (Fan-out Wafer Level Package)是WLP（Wafer Level Package）的一种，因此我们需要先了解WLP晶圆级封装。 在WLP技术出现之前，传统封装工艺步骤主要在裸片切割分片后进行，先对晶圆（Wafer）进行切割分片（Dicing），然后再封装（Packaging）成各种形式。

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随着IC工艺的提升，芯片面积缩小，芯片面积内无法容纳足够的引脚数量，因此衍生出Fan-Out WLP 封装形态，也称为FOWLP，实现在芯片面积范围外充分利用RDL做连接，以获取更多的引脚数。

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无论是采用Fan-in还是Fan-out，WLP晶圆级封装和PCB的连接都是采用倒装芯片形式，芯片有源面朝下对着印刷电路板，可以实现最短的电路径，这也保证了更高的速度和更少的寄生效应。另一方面，由于采用批量封装，整个晶圆能够实现一次全部封装，成本的降低也是晶圆级封装的另一个推动力量。

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