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尽管流程可能看起来相当简单，但问题在于细节。; [, ^- x; ], t" |5 E s, c) v
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1 {) D5 D% j( |' I4 z2 ?' M模拟电路对电路的布局和布线方式非常敏感。走线和过孔间距、差分信号和额外地引脚等设计规则，有助于避免或至少减少导致EMI问题的衬底耦合和邻近效应。这就是为什么设计规则检查(DRC)是版图后物理验证工作的一部分。版图与原理图一致性检查(LVS)也是验证预期连接性的相同步骤的一部分。 5 ^5 Y' ]9 M/ w9 a, A q7 ^/ S. y$ R {" r& s. u9 G( a
5 ?6 R, ?5 R/ z; @ Q$ `* V + y; H; `! n. X; w7 U2 U) O" B寄生提取会直接影响潜在耦合源的识别，寄生的反向注释通常会导致原理图和版图发生更改。不幸的是，这会影响时序、动态范围、负载、增益和功率，并产生一组全新的寄生效应。因此，返回到设计流程开始这样的迭代循环是一种悲剧性的必然，这就是为什么模拟设计被认为更像是一门技术而不是一门科学。 ! w6 v9 v% i" U8 W5 C 9 W m3 t% f% Z% I9 E 1 N5 x- t* U; w. k1 x( T& _ + _1 @* [8 m8 F1 ^. c模拟模块的集成/ w4 J# H% [2 F* s
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1 J2 U- x9 p1 o+ I& h因此，将生成的模拟模块集成到整个ASIC/SoC设计中会带来一系列全新的问题。对于数字和模拟两种电路模块，芯片布局规划都将受到每个模块的最佳位置、引脚布局、I/O位置、关键路径、电源和信号分布，以及芯片尺寸及其纵横比的约束。模拟IP对这些问题中的大多数都特别敏感，而模拟模块也是硬MAC，这就使上述所有问题变得复杂。 - w6 Z& X7 b. {+ f+ v9 L " `6 z9 w. s# w0 T/ n- z7 A5 u0 T b- M $ O0 f. c) q6 Y , y6 O" W- @4 L% d一旦放置了芯片模块，无论是模拟还是数字，最佳布线实践都包括首先实现所有关键路径。但是，当涉及非关键路径时，模拟信号应优先。此外，无论给定的模拟信号是否重要，所有模拟布线都需要在匹配寄生、最小化耦合效应和避免过度的IR压降方面进行特殊考虑。这是通过对模拟信号布线采用各种屏蔽技术、保持走线短、通过最直接的路线设置返回信号路径，以及使用差分信号等来实现的。 6 V4 u& ^% N" E* E; E9 W4 ]8 H$ o K: g7 U0 B+ I+ S* o) A
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除了上述在片上集成模拟内容的广泛方法之外，不同类别的模拟电路也可能需要特别注意。DAC和ADC就是一个很好的例子。 4 Q6 ]8 v% S B0 w6 P' g/ C 6 d: h+ M6 A8 r7 I& n 6 f9 x# j2 m2 G+ D! b6 F4 ?6 T) c- E6 I7 ~ r' v
使用DAC或ADC时，除了其分辨率和采样率外，还需要考虑其他一些设计注意事项，即其指定的信噪比(SNR)、有效位数(ENOB)额定值和功耗。遵循奈奎斯特采样定理(该定理指出，使模拟信号获得充分数字再现，需要以2倍以上的模拟fmax进行采样)可能本身会给非常高性能的应用带来带宽、功率和位同步上的挑战。 ! q2 y( Z! o9 k$ @* m# L ^) \ 0 Q* L Z# `$ r' _ 0 y2 {' G5 u2 A+ C/ [ ?! C* @) P5 l2 S0 N$ Y" \- U
从采样的角度来看，无线尤其成问题，而音频则通常对分辨率的要求最高。这就是ENOB等参数具有特别意义的地方。无论给定DAC或ADC所标榜的分辨率是多少，迫使此类模块超过其ENOB都会使其SNR性能下降，并有可能对模块的真正实用性产生重大影响。4 A- \6 h- Y& ?5 m3 ?
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最重要的是，将模拟模块设计和集成到SoC或ASIC的环境中，根本不会像芯片的数字部分那样“干净”并且其工程工作可预测。经验、灵活性和适应性是成功的决定性因素。! u8 r) g* e" I8 Y& @; r