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标题: 螺丝孔周边的上下两个层的shape为什么打过孔老有DRC [打印本页]

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作者: teky    时间: 2008-5-19 21:04
标题: 螺丝孔周边的上下两个层的shape为什么打过孔老有DRC
一直没想明白，有个问题问大家。
) J4 @, [+ K& m. P' P7 |我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
" ?# d& u; s6 w显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net.
也就是没有给它命名任何net, 我的问题是我也这样做的时候，每当打via上去的时候总出现ＤＲＣ，
8 I5 V3 K0 m& d' L" d比如从top层打，然后在gnd, vcc,bottom层就出现ＤＲＣ，大概说的就是via和 shape太近．
假设我把下面几个shape变成动态，它就自动把via避开了，
我就纳闷为什么别人的为什么没有ＤＲＣ呢？而且他的那几个shape也是静态shape啊，　他是怎么做的呢？
' y# ]* T6 ~4 |我不知道这样表述够不够清楚啊，请指导指导我啊，谢谢！

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作者: superlish    时间: 2008-5-19 21:21

原帖由 teky 于 2008-5-19 21:04 发表
一直没想明白，有个问题问大家。
我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
8 y& u8 z1 v, I5 k显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net. ...

4 u# W+ |% S9 y* B! h) J首先看DRC是报的什么错误？？
( Y* D4 L+ M7 P: |# G
8 W. ]0 Q/ `# W, [0 S0 a) K也许你说的是另外一种螺丝孔 ， 那些VIA 、shape 是属于孔的一部分,  是封装本来就那样的  
% D; K) q" R3 `  u: K% \
https://www.eda365.com/thread-485-1-4.html

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作者: teky    时间: 2008-5-19 21:44
DRC：Shape to Thru Via Spacing
其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而且我还尝试在那shape top层上打了几个孔呢，确实没有ＤＲＣ，呵呵

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作者: superlish    时间: 2008-5-20 09:19

原帖由 teky 于 2008-5-19 21:44 发表
DRC：Shape to Thru Via Spacing
; r$ Z' ^/ W; K4 }- x# l$ F其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而 ...

4 _( G4 d* B- [0 s' N
% H! f5 g9 n7 B' p# w; j8 {; f* f那你试下先点底层的SHAPE  来打孔,  看TOP层有没有DRC

貌似你先在哪层打孔 ,先点的那一层的SHAPE , 那些孔就是所在层的SHAPE 的属性,所以所在层没DRC
" S8 c5 z5 @. {0 b  @/ {
相当于你在走线途中打孔,孔就和线一样了     ,
& [7 z3 s1 c) G1 S" {* x6 V& _
/ S8 O) M7 m$ b" r& ~; p% H7 V现在点的是SHAPE打孔也一样是用走线的命令 ,面板上显示的也是此SHAPE的网络属性,
5 ^  D$ i9 L( B0 t
只不过是没有把线拉出来而已.

1 I# X- X( r5 e2 @; l3 y. u! f& W你在BOTTOM 打孔 ,看下TOP 有没有DRC?

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作者: superlish    时间: 2008-5-20 09:23
有些DRC是可以接受的

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