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标题: 任何定义跳线模型和DDR PCB仿真中PIN Delay [打印本页]

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作者: ccxjyf    时间: 2021-1-12 09:28
标题: 任何定义跳线模型和DDR PCB仿真中PIN Delay
@dzkcool，杜老师请教一下：1.sigrity里面component manager里面有一个四PIN跳线（1和2，3和4通，用于跳线接通电源），进行eidt model时Definition该如何定义，目的是让跳线非常小的阻抗通，或者有哪些资料可以参考。
. K' `1 d4 F, _3 G  k; R
2.在DDR的sigrity PCB仿真中，如果存在pin delay该如何处理。
谢谢。
5 r, D" [/ S  R* r

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作者: peiyuanqing    时间: 2021-1-12 10:26
同样的困惑，搬马扎等答案

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作者: dzkcool    时间: 2021-1-12 11:15
按Spice网表的方式定义即可，例如
. a+ q6 a9 O  Q/ y" O* vR1 1 2 0.1
R2 3 4 0.1

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作者: ccxjyf    时间: 2021-1-12 19:12

dzkcool 发表于 2021-1-12 11:15
' T) r$ e, |* |6 c& J$ U8 K$ G8 p按Spice网表的方式定义即可，例如
- Q# ~0 E' `) zR1 1 2 0.1
1 P9 I; H( y1 G. K  oR2 3 4 0.1

& W: l6 D2 D4 L4 m1 m非常感谢。pin delay会不会包含在芯片的model当中？

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作者: dzkcool    时间: 2021-1-13 09:46
一般不会，如果能拿到芯片的S参数文件，可以用SystemSI做

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