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标题: 谁能看一下这个端接该怎么匹配？ [打印本页]
作者: cuizehan    时间: 2010-10-14 20:07
标题: 谁能看一下这个端接该怎么匹配？
本帖最后由 cuizehan 于 2010-10-14 20:08 编辑 ' J6 Y0 r; w2 M! c9 I9 S
& ~/ {8 R, f; F1 M) S

2 u% Y7 c$ Q0 D$ J( N这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。: c# l" l4 \/ J, N/ |6 T
按这个图仿真，频率为400MHz，结果如下
+ X2 Y; ?, }& m$ V9 p" W. w" P
& ]7 b6 V% t* O3 c* ?( N可见信号质量还是蛮好的。
/ x0 H0 Y! d: V' p7 z如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，% ?& I  K. c/ p7 x
+ S! ^" H# C% X: _
FPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？/ L, a+ l- q- ^8 I  F9 U
作者: numbdemon    时间: 2010-10-15 12:02
R12的电阻值调小一些，试试看60欧姆，最好扫描一下
作者: cuizehan    时间: 2010-10-15 15:59
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8 q5 b7 W9 D2 i2 P. D) ^( {电阻从10ohm到1k，1M都试了下，小电阻FPGA端的信号幅度会比较下，大电阻FPGA端的信号幅度会比较大，但都是有那两个欠冲。4 Q) _+ z% r" V! i8 f5 J8 n

: P* }3 T2 k- E0 o4 w  ?9 U8 R我把FPGA去掉，只用电阻端接，60ohm信号质量很好，接上FPGA就不行了，感觉FPGA输入引脚有容性或者感性负载，导致不匹配，
4 @& X, z. ~* l( ^1 a从这个图上能看出是感性还是容性的吗？是的话，该怎么匹配？
; c# _& K  z0 G4 ~+ n% d: d7 s( W2 Y3 o1 Y& q2 h3 b2 W
另外，你说扫描一下，有什么软件可以到吗？我用的是hyperlynx。
) N3 [/ R  J% q3 I9 \# r
作者: numbdemon    时间: 2010-10-15 17:42
本帖最后由 numbdemon 于 2010-10-15 17:49 编辑
8 R; S0 W! o5 B' i6 e7 \
6 R/ ~4 ~) ~3 H& v0 e$ y+ _% N' lU26输入引脚的端接只能尽可能消除反射，但是引脚本身的寄生电容才是信号完整性的最大杀手。
6 h' D( t/ k* L) F4 Q. p8 @+ g$ J你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。
2 p! F$ r$ D1 @还有就是要确认一下FPGA的这个输入引脚的寄生参数，是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。
: J2 v! N4 \: N4 B& X) O5 K7 B5 E" [( [0 _/ s7 _" a
扫描的话么，你既然已经手动测试了10Ohm到1Mohm，那就算了。
( |7 K9 R& j9 t
作者: numbdemon    时间: 2010-10-15 17:53
还有，再确认一下拓扑呢，我粗看一下，这个拓扑有点问题么9 Q) L& I6 U& M5 \" c/ {
作者: cuizehan    时间: 2010-10-16 11:29
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& b* M5 [" E' f, S$ w/ R+ d) q' y% t7 a
高见！. d8 u* M3 o. |4 j
  o4 w( l$ M& ~+ C- z6 i
这个问题背景是这样的：我自己做了一块板子，上面有一个FPGA和一个内存插槽，可以插内存，这个板子本身又是插在主板的内存插槽上，将主板的内存信号转接过来，一路传给板上内存，一路传给FPGA。控制线的频率比较低，200MHz，可以加一个register缓冲、隔离，但是数据线频率比较高，400MHz，没有合适的register，不得已才考虑这种T型拓扑。2 H0 O0 C& t5 t- ?

' Y+ U# A" t& T5 q( M) \: UT型拓扑要求TL14的阻抗是TL5和TL16的一半，这个我后来调了一下，效果没多大改善。
* `1 M7 ?1 w0 a! V+ p& x0 g$ Y5 R3 t( I& k& O$ v9 c8 C/ h
我直接把U26和U24点对点连起来，发现信号还是那样。/ y. w* I- q1 ~3 o6 [+ e" M; i, G
1 k5 N9 o, Y2 e: [7 u5 {1 c
看来应该就是FPGA引脚的寄生电容在捣鬼，不过这款FPGA是可以直接接DDR3内存的啊，而且最高可以跑到533MHz，开发板上都是直连的，不知道为什么仿真出来确是这样。/ s, J$ Y3 j/ |( ^
我已经下了最新的IBIS模型，也还是不行，而且我实际板子上从FPGA读取出来的信号很乱，应该有很多判决错误，实在不行借个示波器来看看，信号质量到底怎么样。
+ r9 A, T) V+ Q& V" d7 l; \8 b
作者: numbdemon    时间: 2010-10-18 09:47
如果可以的话传两个IBIS上来，有时间帮你分析一下
作者: cuizehan    时间: 2010-10-18 13:58
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* p$ g5 F7 `$ B) o* Q, l- M! K6 Y8 e- Z) c1 t, N: W! u
当然可以，多谢！  }3 w. Q0 C" \, o

2 z9 `8 _' S/ ^这个图是dq3.ffs的截图，是ddr3内存条上数据线DQ3的拓扑结构，其中U1和U19是内存芯片，J1代表金手指。U1和U19的ibis模型为v48c.ibs，按下图选择
- j( K9 e& j/ L* Z" h : n+ [! i5 @" y$ H: Q6 C) [
通过model selector可以选择DQ3的输出阻抗和On Die Termination，比如这个图上就显示输出阻抗为34ohm，ODT为120ohm，最高DDR频率为1066。' x5 y- Q" }+ ^$ W5 c
我做仿真时，ddr信号的提供者也是用内存芯片，用同样的模型选择。& |. R1 l( h$ S3 V* ^
FPGA的ibis模型为virtex6.ibs，应该选其中的SSTL15**，可以选DCI的，也可以选没有DCI的。
- X0 u0 b( h2 H9 U" z6 R8 Z

ddr3数据线信号完整性分析.rar

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作者: numbdemon    时间: 2010-10-18 16:55
FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。
$ u# G7 M+ S' w但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。
! c$ v3 M0 ^) s' z6 s" @1 y; o! V
作者: cuizehan    时间: 2010-10-18 17:30
回复 numbdemon 的帖子  G& i. e2 `# B2 H! D

! A$ t* _4 V8 Z  M) G多谢啊！* ^9 F, }" S) r' w/ _9 M
我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？
9 h1 O& S2 ^; J+ a6 ^, _+ p& f$ N
作者: numbdemon    时间: 2010-10-18 17:47
单负载应该没问题。
5 W3 \9 }( [/ L7 d4 j4 H8 g! k& d1 V- U目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯
- \, J- s8 O1 A+ k
作者: cuizehan    时间: 2010-10-19 14:43
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  Q; F9 l& z, S1 e( \4 _: q1 x; N; D: `3 i; }% w5 x# i
单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？0 {7 N& S& `+ E2 }& i: z
如果只提供给DRAM的话，信号很好。2 l! Z6 d1 j5 n- n* k8 N+ ^
如果只提供给FPGA的话，结果还是不好，有两个欠冲。6 V7 c0 J3 U6 h! {
作者: numbdemon    时间: 2010-10-19 16:48
不会吧，点对点直接连在FPGA上的话，信号还可以的啊
作者: cuizehan    时间: 2010-10-20 18:36
本帖最后由 cuizehan 于 2010-10-20 18:40 编辑 * Y/ v( t" j+ E; x+ r
' ?: V' I$ ~+ b! P9 |& p
回复 numbdemon 的帖子; {  F" E# o: [3 M7 i
打开FPGA的DCI: Q- U% b6 z# \( B
7 U7 \- E) f+ Z* u+ O* K" d
4 y, q7 K4 t$ q0 w

7 b" O, |6 F; b+ R
1 W! H5 }8 b$ B& {* u% n/ |7 _串接15ohm电阻
, O* ]; r+ T& p% `- `$ y 9 ^, A, F' x# c/ A4 a2 W" N

- ~' k5 T1 V0 _' }. s; I: l+ N  d9 y- H/ D* W# [
不开DCI，60ohm端接，串接15ohm5 l( g0 c7 G6 l

! {6 u6 P+ N6 W; C
  K, z, `( ^5 p! f$ i# s4 ]
$ W$ H# Z& l7 X' \+ R/ K) P" k上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。
) X) d1 n/ O$ M2 e$ R9 ]
: s  j* A7 h; [' c不知道你说的点对点连起来信号还可以是指哪一种？
; i0 Q1 |5 ]7 U; ~$ |8 E
作者: liqiangln    时间: 2010-10-21 08:52
主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。' S7 b+ P$ M, b; Y
可以参考一下菊花链的基本概念。
作者: numbdemon    时间: 2010-10-21 10:27
怪了，同样的拓扑，你看看我这边的波形呢
, G$ x- t2 a, \+ p% ?6 y0 x7 h8 t

Untitled.pdf

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作者: cuizehan    时间: 2010-10-21 21:58
回复 numbdemon 的帖子1 c: r0 a$ n. H4 i' K! Q
2 \" Z1 R: [- B

' v) O* J7 B9 R; N7 K% p  t你用的什么软件？SQ吗？刚好我的hyperlynx莫名其妙的用不了了，怎么破解都不行了，换个软件试试。$ j9 H# N& ~' e* R: b) k
作者: numbdemon    时间: 2010-10-21 23:38
SQ，是的
作者: cuizehan    时间: 2010-10-25 15:21
回复 numbdemon 的帖子
' @# x7 G; H/ P4 v
( @+ }" i- @$ }( e+ J7 s- k7 S  a嗨，你好。
- `: Z$ D  {$ X: Q我找到仿真结果不一样的原因了，hyperlynx仿真时要选是at the die 还是at the pin，以前都是at the pin，所以信号不好，换成at the die之后就可以了。
% m1 ]( `8 z; z: ^0 Q) k多谢这一段时间的关注！
7 D! v6 C) d% n3 a7 _7 T. Y
作者: ychhj    时间: 2010-11-8 15:23
晕，你们都没有设置传输线的类型，这样仿真出来的东东，会可靠吗？还有板厚，介质的介电常数，叠层结构...
作者: cuizehan    时间: 2010-11-8 15:25
回复 caseyxie 的帖子5 Q5 E5 z3 j/ D, l6 k" e$ U1 J* d
& O) A$ k6 B* o; @" v
主要是为了验证端接方案的可行性，实际中应该是at the die吧，至少xilinx的人是这样回复的。" b' _) p& T9 P  _8 U) f
作者: cuizehan    时间: 2010-11-8 15:26
回复 ychhj 的帖子
0 @: }+ ?% H, Q8 V$ [
+ ?9 k) a# G2 [/ w( S* R! z& H7 ^这个有的
作者: 伪君子    时间: 2010-11-12 11:21
请问"at the die"中这个"die"是什么意思啊?



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