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标题: DDR随笔 [打印本页]

作者: 你可爱的老爷 时间: 2020-8-6 17:17
标题: DDR随笔

1. DDR

类型	工作电压	预取数据 bit	片上ODT	ZQ校准	最高速率Mbps	复位	点对点拓扑	参考电压 VREFCA VREFDQ	封装
SDRAM	3V3(LVTTL)	1	无	无		无	无	无	TSOP
DDR1	2V5(SSTL2)	2	无	无	400	无	无	无	TSOP
DDR2	1V8(SSTL18)	4	有	无	800	无	无	无	FBGA
DDR3	1V5	8	有	有	1600	有	有	有	FBGA
DDR4	1V2	16	有	有	3200	有	有	有	FBGA

DDR频率指标，核心频率(存储单元)，时钟频率（I/O缓冲），数据传输速率

数据预取技术，可将带宽翻倍，相同核心频率下DDR3是DDR2带宽（数据传输速率）的2倍

数据传输，DDR在时钟的变化沿传输数据，SDRAM只在上升沿传输数据，DDR1/2/3/4在上升沿和下降沿均传输数据，根据数据预取技术， SDRAM和DDR1时钟频率与核心时钟相同（SDRAM上升沿传输1bit，DDR1上升沿与下降沿分别传输1bit）；而DDR2预取4bit数据需要2个周期才能完成传输，因此DDR2的时钟频率是其核心频率的2倍；DDR3预取8bit数据需要4个周期才能完成，故DDR3的时钟频率是其核心频率的4倍；DDR4的时钟频率是其核心频率的8倍；DDR1/2/3/4在上升沿和下降沿均传输数据，所以其传输速率是时钟频率的2倍

片上ODT，ODT是内建核心的终结（端接）电阻，它的功能是让DQS、RDQS、DQ和DM信号在终结电阻处消耗完，防止这些信号在电路上形成反射

ZQ校准，此管脚接低公差240Ω电阻到GND，系统发送相关指令，通过ZQ管脚在特定周期内（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256时钟周期、在其他情况下用64个时钟周期）对数据输出驱动器导通电阻和ODT终结电阻进行自动校准

复位，当REET命令有效时，DDR内存将停止所有操作，关闭大部分功能，切换至最小活动量状态，已达到节电目的

参考电压，VREFCA（命令和地址）VREFDQ（数据）每个管脚应加0.01uF滤波电容，电压值为I/O电平VDDQ的一半，可有效优化系统数据总线信噪等级

作者: cichishia 时间: 2020-8-6 17:34

作者: yuayah 时间: 2020-8-17 14:22
还有低电压的版本嘛

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