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标题:
在saber里面如何将verilog格式的逻辑创建成可调用的模块？
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作者:
mengzhuhao
时间:
2010-9-29 20:12
标题:
在saber里面如何将verilog格式的逻辑创建成可调用的模块？
在saber里面如何将verilog格式的逻辑创建成可调用的模块？
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saber是不是只支持VHDL格式的？如果是verilog格式的是不是还得通过工具转换下呢？
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如果只支持vhdl格式的话，那如何才能把数字逻辑编程对应的可调用模块呢？
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见saber自带的例子里面好像有数模混合的例子，但是不清楚这些例子中用的vhdl代码是如何变成可调用的模块
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不知哪位达人可以详细讲解下设计流程
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