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标题: 关于verify design 操作时的问题 [打印本页]

作者: anbylou 时间: 2010-9-15 18:55
标题: 关于verify design 操作时的问题
请教各位，当我运行verify design 检查clerance时，总是需要很长时间，但是检查连接性错误时速度很快，应该是板子的问题，另外的板子不会这样，大家知道具体是那边的问题的呢，请教！！

作者: ljdx 时间: 2010-9-16 00:40
碰到这种问题建议先导出asc文件，再新建一个pcb，再导入，不行的话就不导出规则再试一次。

作者: jimmy 时间: 2010-9-16 09:10
可能板上的错误太多，超过几千个错误的情况下就会比较慢一点。

也可以先按二楼的处理方法

作者: anbylou 时间: 2010-9-16 10:53
按照二楼的方法，发现板子导不进来，死机了，三楼jimmy说的可能有几千个错误，不是的，只有5个错误的，我怀疑就是板子本身的问题，可是就是找不出真正问题具体在哪里，jimmy ，有好的idea吗？

作者: ljdx 时间: 2010-9-17 08:43
导不进来应该就是pcb的问题了。肯定是哪个地方文件有错误

作者: anbylou 时间: 2010-9-17 09:44
朋友，我就是不知道是哪个地方的问题，在提出这疑问

作者: jimmy 时间: 2010-9-17 09:57
你在PCB中键入I，回车试试看
（这一步是进行数据库整理）

如果还是不行的话，你就把原文件放上来吧。

作者: anbylou 时间: 2010-9-17 10:47
好的，我把原文件发上来吧，你说的I 我之前已经试过了，不行的，jimmy 加121202194，可以吗？

作者: jimmy 时间: 2010-9-17 17:19
没有原文件

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