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标题: DDR4布线（fly by拓扑）neck模式问题咨询 [打印本页]

作者: linenwang1994 时间: 2020-7-7 11:12
标题: DDR4布线（fly by拓扑）neck模式问题咨询
请教一下各位，我们使用了两片DDR4内存使用fly by拓扑结构，在进行DDR4布线时，两个DDR芯片之间的地址线以及控制线等还需要尽可能保证36欧的阻抗吗（有的地方线太宽走不了使用了neck模式）？目前我是能保证36欧阻抗的地方就把线调宽了，但是这样感觉有点奇怪，想请教一下大家，是我目前这样的方法好（每根线的阻抗都有变化），还是就全用neck模式比较好（每根线的阻抗连续）。

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作者: nevadaooo 时间: 2020-7-7 13:20
尽量控制阻抗

作者: xem07 时间: 2020-7-7 13:53
尽量保证阻抗连续吧，不要出现阻抗来回波动

作者: dzkcool 时间: 2020-7-7 13:54
两片DDR而已，控制这么低的阻抗干嘛，搞得线老宽老宽的。

作者: Monet 时间: 2020-7-7 16:56
线宽太粗了吧。。。2片DDR放近一点，阻抗没必要这么低，线宽最好一致

作者: zoudayu 时间: 2020-7-10 16:11
X86的 DDR地址线控40OHM 但是你是板载内存可以在BGA入口变细

作者: Foray 时间: 2020-7-14 10:53
一般是单端50ohm，差分100ohm阻抗控制吧，另外尽量保证 data组内等长，差分对内5mil以内，尤其是clock线

作者: zc333 时间: 2020-7-14 20:10
这样控制阻抗，线得多粗

作者: king619171464 时间: 2020-7-14 20:21
强烈建议走线一样粗，不要来回变，否则写入数据测试时候，误码率容易很高

作者: bobo1957168 时间: 2020-7-25 23:17
颗粒很多时候做的是50的阻抗，看控制器要求，还有综合考虑走线长度，没说一定要做多少，40ohm大多数是Intel的要求吧

作者: zx_01 时间: 2020-7-26 21:28
算阻抗大小了吗？

作者: ann_wz 时间: 2020-8-17 15:37
主干跟分支的阻抗要求是不一样的，比如你走flyby,控制器到第一个颗粒的走线阻抗控制40欧，那颗粒之间你可以做到60欧，所以你颗粒之间的走线可以比主干部分窄的

作者: ann_wz 时间: 2020-8-17 15:49
附上出处，感觉是这个意思

1597650432(1).jpg (56.7 KB, 下载次数: 2)

1597650469(31).jpg (102.89 KB, 下载次数: 0)

作者: ann_wz 时间: 2020-8-17 15:52
附上资料，很多ddr的design guide里面应该都说明了，主干跟分支阻抗应该是不一样的

DDR3_4_20_18R18A.pdf

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作者: gumeng 时间: 2020-8-18 17:17
这样走不科学

作者: 刘平 时间: 2020-8-29 14:08
ddr速率比较低，控制差分阻抗100，单端阻抗50，拉通就行了。走线短，也可以只控制差分100.

作者: zx_01 时间: 2020-8-30 21:02
单端不是50OHM阻抗吗？怎么是36OHM呢？

作者: 一骨头一 时间: 2020-8-31 16:53
如果规格书上要求36欧姆，能不能改变一下PCB的叠层结构。不让信号那么粗啊

作者: chfj3974 时间: 2020-9-3 15:30

ann_wz 发表于 2020-8-17 15:52, q4 [! S, b: [. y" ]6 E
附上资料，很多ddr的design guide里面应该都说明了，主干跟分支阻抗应该是不一样的

谢谢大佬分享

作者: tianxia126000 时间: 2020-9-4 22:07
学习一下

作者: syjxwh514418 时间: 2020-9-8 15:56
与硬件沟通看是否能换线，将线调顺再绕线，尽量不要大范围的在颗粒里面走线

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