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标题: module裡面的via mirror後無法加測試點如何解決？ [打印本页]

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作者: seawtl    时间: 2020-6-24 08:53
标题: module裡面的via mirror後無法加測試點如何解決？
將BGA和周邊零件，trace，via生成模組後，mirror模組，發現VIA的屬性是VIA is mirrored，測試點無法增加，大家有無辦法解決，謝謝
/ |' |+ z, t, c, Z. U5 {6 i/ \

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作者: yin123    时间: 2020-6-24 13:49
帮顶

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作者: seawtl    时间: 2020-6-24 14:17

yin123 发表于 2020-6-24 13:49
帮顶

謝謝幫忙頂帖
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