3.2 PCB走线的拓扑结构设计
: r/ x8 i% U/ W* E" H
解决传输线效应的方法之一是正确选择布线路径和终端拓扑结构。最基本的拓扑结构有两种：菊花链式结构和星形结构。在实际的设计的过程中，很难做到完全的这两种结构，结构上对称是拓扑设计的必要条件。对于菊花链布线， 在控制走线的高次谐波干扰方面效果最好， 但是这种走线方式布通率最低，并且不同信号接收端对信号的接收是不同步的。对于星形布线可以有效避免时钟信号的不同步问题。4 d3 W5 U" X$ R) i" f
3.3 高速信号布线技巧
5 n7 o( E- c" Q8 x% u i U
(1)控制关键信号线的走线长度
+ s8 G7 A6 y8 x- f: C Z
在设计有高速跳变边沿的信号线时，为避免PCB 板上的传输线效应，高速信号线的长度应尽可能的短。对于采用COMS或TTL电路设计的系统，工作频率小于10MHz时，布线长度应小于700mil，上作频率在50MHz时，布线长度应小于150mil；工作频率超过75MHz时，布线长度应在100mil以内。超过这个标准就会存在传输线效应。" x6 h7 x6 j7 w1 i
' m, I1 @( F; q6 a
(2)选择合理的导线宽度
PCB 导线的最小宽度主要由导线与绝缘基板间的粘附强度和流过它们的电流值决定。当铜箔厚度为2mil、宽度为40—60mil时， 通过2A的电流温度低于3℃ 因此导线宽度为60mil可满足要求。对于数字电路，通常选8－12mil导线宽度。当然，只要允许还是尽可能用宽线。由于采用了电源层和地层，所以不存存电源线和地线的宽度问题。整板范围一般可以取10mil左右。
导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定。对于数字电路，在工艺允许的情况下，可使间距小至5～8mil。印制导线拐弯处一般取圆弧形， 而直角或夹角在高频电路中会影响电气性能 此外，用大面积铜箔时，选用栅格形状。
& {( p/ ]/ p% V9 l& S- X) S" E/ }
(3)交叉干扰及传输线间串扰的抑制
6 q. o; x$ E' h% @) ?
高速信号线近距离平行走线时，会引入“交叉干扰” 在同一层内， 若无法避免平行走线，可在平行信号线的邻层放置大面积的“地” 来减少干扰。设计中选用叠层设计方式一，在走线层的邻层恰是地层。在相邻层间，走线必须遵循横平竖垂的走线原则，否则会造成线间的串扰，增加EMI辐射。对于采用3—1所示的叠层设计的四层电路板，高速信号走线层之间有一个地层隔开并不直接相邻，且高速信号层的间距较大，所以设计时基本上没有考虑层间干扰，但通常还是会遵循横平竖垂的原则，该原则不仅可以抑制干扰， 而且可以大大提高手动布线的布通率。* O8 U, f% F( B2 Y: `7 w
3.4 时钟源的设计
6 K! v( z4 N" I. E8 h6 M9 P& l
为减小高频时钟信号的干扰，尽可能选用满足系统要求的最低频率时钟。新型DSP TMS320F2812提供内部锁相环倍频技术，最高可以实现5倍的倍频频率。内部时钟最高可达150MHz， 因此，外部最低可以采用30MHz的时钟源。9 Z" k1 T3 a; Y" Z$ }% j* l
% j8 K& {; ]0 v9 L( g% ~
在布局时，时钟源尽可能靠近DSP器件，以缩短传输线长度走线尽量短，以减少噪声干扰及分布电容的影响。当实际难以实现时，可用地线将时钟信号线进行“包地”处理。7 w) Q) W* J, I$ L& d! `: p
在设计中，选用30MHz有源晶振，其外壳接地，并采用SN74LVC14G进行电平转换。同时对于时钟源还采用了铁氧体磁环和电容器构成的滤波器进行电源滤波，以及RC滤波电路对输出时钟信号进行滤波。其设计电路如图3-2所示。
4 电源可靠性设计/ x' Y k* R* |
在电路设计中，通常关心的是信号的完整性问题，而把电源和地当成理想的情况来处理。这样做虽然能使问题简化，但在高速电路中， 电源系统也是影响信号畸变的主要原因之一。因此，在高速电路的PCB设计中需要考虑电源系统的可靠性问题。设计电源布线过程中通常存在两个问题：高频电磁场引入的电源噪声和线路阻抗带来的压降。为解决该问题可以采用两种方案：一是采用电源总线技术；一是采用单独的电源层进行供电。在控制器系统PCB的设计中，选用了第一种方案。
. g# ^1 |$ o3 v7 i1 X. C' j$ F
4.1 跨分割问题
由于电力电子控制器控制的都是功率器件，而本身又需要提高工作速度降低功耗， 因此一块PCB 中就会存在多种电源和地，如24V,+15V,-15V,5V,3.3V,1.8V,GND(模拟地),DGND(数字地)。为了不增加电路板的叠层以大幅降低制作成本， 同时保证电路板的可靠性， 就需要按照电路板的特点进行内电层分割。这又会导致电源和地平面的不完整，带来了跨分割问题。4 \/ ^4 k0 F2 @ b; E( |) {+ F! m0 ?
# U, X; r/ O3 g; s4 j# \
跨分割问题主要因为内电的分隔以及密集过孔在内电层形成狭长隔离带而产生，其主要危害有：导致走线阻抗不连续引起信号的反射；增加电流环路面积，加大环路电感使波形产生振荡；增加电磁辐射；增加发生磁场耦合的可能等等。) ^/ H2 p+ l2 e* u |" @. V' B. i
5 ~: T- {- \. m& R( t9 P: I
为避免跨分割问题的产生，在设计时需要注意以下几个方面：0 r/ J9 l; Q0 D% Y7 r
, u: ]; c* F0 M/ n0 [6 Q6 y# w. e
进行内电层分割时要注意会对哪些信号产生影响， 并进行适当的调整。
过孔设计不要过于密集， 以免造成电源和地平面的隔离带。
# ~7 d* e* ~) h# h I
接插件定义时充分考虑对内电层的影响，避免造成隔离。# V$ W3 a% R: L3 F+ f
$ _' i2 v9 `$ O5 G
走线要避免穿越隔离带。% v0 A c8 M9 Z$ B& ]
4.2 考虑电源和地的去耦, F' K% z) w5 `9 F* ^/ l
2 a- X4 o4 e' L L5 H0 E! z& j
PCB 设计的常规做法之一是在印制板的电源和地等各个关键部位配置适当的去耦电容。去耦电容的配置常遵循如下原则：! t% r6 b8 M- ?. G2 B3 `
电源输入端跨接10－100uF的电解电容器。如有可能，接100uF 以上的更好。
原则上每个集成电路芯片都应布置一个0．01uF的瓷片电容，也可每4－10个芯片布置一个1～10uF 的钽电容。. R* B$ C) {) Z9 Q. O' T; R
对于存储器件， 在芯片的电源线和地线之间直接接入去耦电容。
$ i3 [; z) c; |' m# i
电容引线不能太长，引线越短去耦效果越好。特别地，高频旁路电容不能有引线。
D+ v6 w6 `) `" B$ f' T. O
去耦电容要求较高的时候，不能使用瓷片电容或电解电容，而要选用钽电容或聚酯电容，因前者分布电感较大。
: w0 ~: c! E& z: t: H
5 结束语
( C6 [, \7 t6 t+ ?" P
本文依据高速电路电磁兼容理论，同时结合TMS320F2812 PCB 制作过程中的实践经验，论述了高速电路系统PCB设计中的可靠性设计方法， 为工程应用提供了可行途径。
| 欢迎光临 EDA365电子论坛网 (https://bbs.eda365.com/) | Powered by Discuz! X3.2 |