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标题: 【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意 [打印本页]
作者: forevercgh    时间: 2008-4-24 09:58
标题: 【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意
SQ所谓的时序仿真功能事实上是在一个测量和套用公式的过程。
& {% B. z5 C& @2 {（想起allen版主的一句话：会用软件不代表什么，理解软件的工作原理才是正道----软件中计算的理论基础）
3 J9 o8 p1 S8 j! A（顺便提一下，利用Hyperlynx你一样可以实现时序计算，只是更多的工作量要自己去做）
8 |( M/ j9 M# W) _% L7 P2 A. W- L  u  U- ^
测量：
) t' ~5 W1 a: z1.实时的buffer驱动能力设置（slow，typical or strong）
4 f0 a& f5 r, z" L( L2.flight time的选择（max or min）
/ k; C% y4 P& L. }) U6 _9 L3.AC test condition的确定* Q- ], n6 Y: X  a+ G8 V
4.修改模型，确保model的正确性
8 {/ e3 E) a1 {/ ^. M& D, T5.注意同时考虑rise and fall edge
. ~2 f; E+ n% u- t# C6.skew及jitter的考虑* `5 x* A" E! u+ k0 B
......
- q5 K( n; n( j: G( t
. i- G3 j0 e, G, j  s8 q: y4 q( I今天先开个头，后面会陆续补上，欢迎大家交流探讨。。。。。。。。。。。。
作者: forevercgh    时间: 2008-4-24 10:38
兵马未动，粮草先行。+ a# \8 v1 i, d- j. @
先从时序分析的一些概念入手。
' a5 P$ O& w8 I, R/ A, |
9 h5 M' d$ h# a4 J. i3 A
8 [. A0 P& f4 v' i  ~# o. Itco4 J/ o( Z& t9 z6 K0 b$ Z+ I
----clock to output delay
- H# a7 j4 r0 e* H# f/ i/ _指时钟触发开始到有效数据输出的器件内部所有延时的总和。Tco 包含缓冲延时buffer delay和逻辑延时logic delay。
4 ^: r$ v$ e  v" H3 h  j这是个及其重要然而又被许多人错误理解的问题。
8 _! k1 M: f, S: B3 V- v
( \) H" S7 H. _9 M9 ^logic delay
! c7 z$ A! M2 }. I6 `4 R1 A! AA、B点间的delay就是logic delay，从输入端（A点）的时钟触发到输出缓冲器（B）触发的时间间隔。
1 X3 L2 m6 s- F. p- V4 d& `- p- blogic delay是由IC本身决定的，其延时信息厂家是以SDF（static delay file）文件提供的，在design的那一刻就被工艺参数和电气所决定
- d. h" s8 n0 mbuffer delay. a7 g! Y: {. I8 T
B、C点间的delay是buffer delay，是指信号经过缓冲器达到有效的电压输出所需要的时间，从下图看即为从B点buffer开关的时间t=0点开始，到C点电压达到Vmeas的时间。- s8 e# J$ e) `2 u* ?
buffer delay是和load情况密切相关的，这里看到的是一个50ohm的测试负载，这仅仅是一个例子，不同的芯片其测试条件一般是不同的
8 p& Z0 Q, j. L: ~5 Q
1 E" x! M5 @: v2 E$ v$ b& X5 N' m2 Y许多人误认为Tco就是buffer delay，这种理解是极其错误的。
4 {: B# c% a: U# [+ C3 u6 Z% ^
7 W! }3 T+ r8 N+ l 3 t$ ?4 u8 h& q: [
1.负载特性决定了buffer delay的不同（variant due to different load）
- ]* [! q. X2 o/ f' }6 A; F2.IC design决定了logic delay的确定（constant）6 j3 X5 L* L2 H/ C5 d- R

# B9 O' l+ }$ e/ d2 |% q 8 n" Z" _' S$ D, o2 h1 [! o7 w
由tco = logic delay + buffer delay 可得，Tco的数值也会随着load情况而变化2 p) h7 \+ E* C
可我们在datasheet中的tco又是如何得来的呢，这就要讲到AC test condtion的问题，进而讲到修正，Vmeas等等0 G9 f& I) J: d

2 D  `; h) N: q- [) W. j欲知后事，请听下回分解
作者: stupidboy    时间: 2008-4-24 10:41
什么东西？瞅瞅
作者: stupidboy    时间: 2008-4-24 10:42
非常好的概念分析，感谢楼主
作者: stupidboy    时间: 2008-4-24 10:47
楼主可以解释一下为什么buffer delay 跟负载有关呢？理论一句可否透露一下
, f$ U( i7 U1 W本人密切关注中
作者: sleepyingcat    时间: 2008-4-24 11:16
看看!
作者: changxk0375    时间: 2008-4-24 11:17
提示: 作者被禁止或删除 内容自动屏蔽
作者: ray    时间: 2008-4-24 11:32
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-4-24 13:17
问下，SQ是什么？
作者: cmos    时间: 2008-4-24 13:29
原帖由 stupidboy 于 2008-4-24 10:47 发表 3 V2 G2 e6 f, u% B& T( p
楼主可以解释一下为什么buffer delay 跟负载有关呢？理论一句可否透露一下 ) ]  ~( u. f$ f* _. U% |, J- [2 _8 [% {/ d
本人密切关注中
  T, ^1 s* D5 a( e) @  F: O2 Y

* F8 |: |8 {' q7 Wbuffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。
作者: libsuo    时间: 2008-4-24 13:52
原帖由 cmos 于 2008-4-24 13:29 发表
+ A$ ]- m* P8 T5 S! j: D4 D6 g9 x; V1 z; \/ k5 {5 h+ O

7 {" ]% ?' |9 t* Xbuffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。
% l" k; `- F  S5 ^) K

8 \3 T2 H2 g% H! A5 |牛拉车，这个比喻好。牛过冲了，吊沟里了
作者: libsuo    时间: 2008-4-24 14:01
不过这说法好像有点问题，轻负载时BUFFER输出肯定在设计上要能够保证输出信号的正确性，负载过重时应该会有信号紊乱的情况，不能保证信号正确输出。就好像牛拉的车太重，脱力了。不能保证准时到达，也不能保证每个拉到地方都是原来的样子。
. H9 H# y7 x2 R4 M7 M4 a" y
% }7 N, D0 K# M# h4 @& J如果轻负载时也出问题，那岂不是轻负载时的设计也变复杂了。
作者: libsuo    时间: 2008-4-24 14:03
原帖由 cmos 于 2008-4-24 13:17 发表
6 Q6 W' \8 F! {* h6 i问下，SQ是什么？
3 p7 k' j9 [5 N8 e/ d1 H* ~9 }

7 L# ]1 \' k; e$ [" w. iCadense里面的仿真软件SPECCTRAQuest
作者: cmos    时间: 2008-4-24 14:09
你所说的负载重有信号紊乱的情况，可能源于你的拓扑，每个到达点的不平衡，会影响其他的分支。
1 C% ?! X0 Q( L! t& q6 r负载轻的设计自然复杂，因为buffer都是按照重负载选择的。1拖1在best case肯定会有过冲得问题。+ \  P: v( o3 R

# V8 G8 p% E4 s而且过冲比重负载更危险，重负载最多时序不对，过冲会打坏芯片。
作者: superlish    时间: 2008-4-24 14:18
支持~~    9 U/ ~  ~+ J1 o
搬板凳来学习~
作者: cjf    时间: 2008-4-24 14:55
提示: 作者被禁止或删除 内容自动屏蔽
作者: stupidboy    时间: 2008-4-24 19:23
原帖由 cmos 于 2008-4-24 13:29 发表 3 k0 H4 g% y9 e  L" Z
! Y  q# z6 @/ C& Q2 j
0 B$ S$ q+ ?/ p% e3 C# S
buffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。
; k) y8 S5 E; v) F! w

6 o" k  B. C$ Y( k& I+ x" T, t要从电磁波或电气的角度来解释，这样解释太粗糙了
+ u2 L9 {3 [4 z, R! I, G( G! [是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概为多少？当超载了呢？其时间是变为多少？？？
作者: zhutou250    时间: 2008-4-24 20:05
大家就是要多多讨论这个
作者: hisunzh    时间: 2008-4-24 22:08
学习学习，正在弄呢
作者: cmos    时间: 2008-4-25 15:18
原帖由 stupidboy 于 2008-4-24 19:23 发表 & I" j- f) k' A, e4 U6 \- E
8 l6 O' p2 c) b+ |' i) a' t' @$ \

) J: U( v  ?3 Q& S要从电磁波或电气的角度来解释，这样解释太粗糙了8 f% t; Q$ J( I; q, q
是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概 ...
$ E/ E& }) X) w4 A* Q
. `' `- y7 F3 r+ `5 }; t
从电磁波角度解释就需要做ansoft工具作3维的磁场仿真，这个好像不太可能，没有这么复杂的3维模型。6 s" i8 |) Q, i
电气特性，就是spice level的仿真就够了，牛拉车的说法只是一种比喻，我还想不出更好的比喻了。5 V" l2 i: D: ~& @& h
所谓参考的vmeasure电压，只是给一头机械牛，因为这头机械牛的表现是稳定的，
% T# P. N2 v; q' m6 M其他牛拉车都给予机械牛作为参考而已，你说的具体delay时间都可以仿真获得。具体case，具体数据，没有哪个数据能涵盖一切case的
作者: ggzzc    时间: 2008-4-28 15:15
学习了
作者: forevercgh    时间: 2008-4-29 08:45
标题: Vmeas and test load descirption
Vmeas and test load descirption
! \2 r4 l! s5 @; D6 S6 x前面已经讲过Tco概念，那么手册中的Tco是如何得到的呢？
) g4 p! e* K! Z; k请看下图，半导体厂商首先会根据芯片特性确定具体的test load（不要深究为什么如此，如果想清楚理解，意味着你要进入一个新的领域----IC测试），我们的probe点即为T点，Tco的定义即为从时钟输入到数据输出的时间，而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。
& \: y; G; }7 q6 F4 \; e, g& ?! R/ e- }5 ^7 I1 p( D" B) |3 X& m4 z* G1 |: @& Q  D
Vmeas为半导体厂商用来为输出buffer（当然包含output ，I/O，3-state）确定板级延时特性的电压参考点
/ B1 h- `2 x+ }0 `4 r3 U# Z3 E' AVref，Rref，Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load, G6 z6 _' V* S6 [
+ B' X/ w$ w1 B: N7 n3 E+ r
/ c5 P  o% x: i6 P( T  q
举个例子
4 E2 M2 u& X+ |# x" q) z 3 o- o$ L5 P; [

2 t9 n& ]0 E5 g$ F1 R( \/ X4 X, y# T这是取自一个ibis model clk buffer的test laod及Vmeas参数0 i" y' \" X: s, p
下面分别用SQ和hyperlynx搭建起test load+ D# y8 o" i& i9 O

* `$ [. H' w' I! ]' g  _- b  r: K8 e' Z7 e! t" a, b" B& a
理解不妥之处，烦请指正+ D& i% G& a/ P  v- v. }# f: N, _
5 v0 D4 i  w( ?' P. h
[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]
作者: Allen    时间: 2008-4-29 10:21
顶一下版主精彩的描述，只有在多讨论中才有收获。. W% [8 f( S& l1 @) i- Q( L
负载比喻成牛拉车是很形象的，为理解方便，也可以简单地把负载看成一个电容，毕竟在RLC参数里，电容是最重要的，负载重就相当于电容大，电容大充电时间就长，信号上升就变缓。
作者: cmos    时间: 2008-4-29 10:39
就我个人理解，外围test load，就是所谓Cref的具体值，来源于在芯片设计中对于板极最大负载的考量（是否是最大值也许存在争议，但50pf也够大了）。就是从drive 端往外看的所有电路的一个等效模型。
# ]* l$ r# M) Z4 P/ v8 W& W然后其余各种case，都是根据这个等效模型的一个参考。
0 ]" D  w& M6 \2 w( R' K
+ q* i* H* ~! x- k' J8 N/ b
# ]/ }" \3 A# `0 OCref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适drive bufer提供依据。这个是国产芯片现状。
) Z" t- a* @+ {' f0 m3 w至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有SI工程师，通晓板极和芯片布局2方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。
作者: aaazz11    时间: 2008-4-29 17:26
ddddddddddddd
作者: mpoix    时间: 2008-4-29 18:34
xuexi
作者: jianghao8888    时间: 2008-4-30 20:37
秘密手册？？
作者: 血色浪漫II    时间: 2008-5-1 17:13
支持一个
作者: forevercgh    时间: 2008-5-5 22:15
聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。9 d. q& r0 X) Z
而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。+ n! L/ g! H8 J9 W+ O2 d' V6 R
+ t7 Q% b& l; ?( a
Tco的提出是基于test load的测试结果，buffer delay作为tco的组成部分直接影响Tco，很显然，我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。9 B* [! o" D% Z6 S% n

3 n- e  r8 v2 a6 l& n5 R借用TI的图说明一下。
- y$ a7 e! Z1 H
: D+ N' Q1 D6 R8 U  ]7 q% U  O0 H; f: s, w  O  s% _
C点波形即为test load情况下的驱动端波形
- t8 |. s3 X, k5 c# PA点波形即为actual load 情况下的驱动端波形
2 M/ \3 B- k' j( B/ UB点波形即为actual load 情况下的接收端波形
" D$ S) a* o6 Z. G
0 Q+ @9 l: L* P我们将A,C间的时间间隔（电压参考点为Vmeas）即为我们的补偿时间compensation timing-----------Tcom3 s; S% ]( E7 n/ i# D# c  k$ m

& W' y# n5 D+ S. H这里的Tcom为240.741ps2 U6 }  \6 L! N1 S/ ^* R
) e  t$ O, V' \5 b% Y0 @) q8 N
而A,B间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）---------------Tlayout
3 N( l  K, `. x! P: I0 }Tlayout是我自己定义的，见笑啊（要说明的一点是，这里只是为了说明问题，定义不合适的还请海涵）
6 r3 z: a& h6 I; }板上走线延时的电压参考点依据信号的类型有所不同
5 T# A7 i# W3 Y! x0 K  v1 t2 G3 U) B1.对于时钟信号来说，参考电压点为Vmeas，因为时钟信号要求严格的单调性（我们这里研究的是同步系统，参考信号为CLK）
& D- Q3 U$ A) Y' Y9 j9 B2.对于控制信号，地址信号，数据信号来说，起始参考点为驱动端Vmeas，终了参考点为接收端Vil/Vih（非CLK信号不要求有很好的单调性，故引入门限电平作为参考点，避免非线性边沿造成的巨大误差）5 X* E- i, Q" s
就像下图，Vmeas电平持续Tref时间，非线性边沿的存在使得我们不能将Vmeas作为参考。: y: \5 ^1 w# j7 }3 Q7 ~5 }' M
作者: forevercgh    时间: 2008-5-5 22:21
这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ，其实就是flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。
" D5 E+ W! C# ?8 Y1 Ktcom已经讲过! R! N) x( K/ D1 ~$ G, v9 {, @
Tlayout由于终了参考点的不同进而冒出了几种不同的情形。) R' |3 z" n" q6 @. F  ~

/ m4 g5 j: @) m& o9 U5 k
/ g  Z- g- T) }: ~2 A! Y' {3 \, h1 I" Z  [& t3 K" F
太晚了，要睡觉了，有空接着侃
% a. }( h) k# U* o/ h# M  \% Z- u& G$ x; M  i) N
[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]
作者: hong50523    时间: 2008-5-6 09:02
HAO
作者: cmos    时间: 2008-5-6 09:36
原帖由 forevercgh 于 2008-5-5 22:21 发表 / p' A' G( q! n
MD，突然想起来，还要搞N多不同驱动能力条件下，rise，fall waveform的排列组合。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
. _8 E2 E6 @- C! x  L

) c' |7 |' [. L8 r1 ~/ ]/ }没错阿，信号完整性分析，仿真就是要遍历各种case,找出各种临界case，一个输出有几十种组合是很常见的情况。
, j/ m) _6 j0 }; U: ?) d" ?过去为了节约人力，我一个人控制4台PC24小时的跑仿真，还编过自动脚本，根据输入的不同，来自动产生仿真用的sp，并对输出波形数据，用自编的分析软件进行整理和筛选。! N0 N6 A) B7 e" m% T, [+ v
因为单纯靠人工来做这个事情，你将面对成千上万的仿真数据，而且很容易算错。
作者: dingtianlidi    时间: 2008-5-6 19:27
看看，支持各位大大大虾们
作者: fan54312    时间: 2008-5-10 18:13
这个问题提的好，值得讨论，支持楼主。
作者: ZHOUYIHUAN    时间: 2008-5-12 13:46
支持~~    PCB论坛  l! O% f; r5 o+ `# z5 k/ |8 O6 d' E; }2 \5 [
搬板凳来学习
作者: 7456    时间: 2008-5-13 16:55
一直对这个概念很模糊
作者: forevercgh    时间: 2008-5-15 20:58
上次聊过，Tcom（补偿时间）+Tlayout（板上走线延时）=flight time（飞行时间有min、max之分，之所以如此划分是因为我们的电压参考点为Vil/vih）
' ]8 a# h. T' a/ q* k对于时钟线是没有min和max飞行时间之分的。而地址线，数据线，控制线等才会牵涉到min，max（时钟信号要求严格的单调性，故可以用Vmeas作为参考电压点，而其他信号线不要求严格单调性，故要以Vil/vih作为电压参考点）8 y$ ~/ U1 S, k- Q& q
0 u* [/ {" L$ W1 S* l  j1 i
min/max flight time，SQ定义为switch delay和settle delay（这里不得不把candence赞一下，这个定义很形象）
- Z8 q: O9 ]$ ]. S& L# b& {5 {' z
* a/ p4 a" U# l( `  h' Wswitch delay----开启延时，对于上升沿，就是Vil作为参考电压点，对于下降沿，就是Vih作为电压参考点
0 U- `$ a2 ~- j1 r& p( y  t' Y6 a
3 M0 ]: k6 {# _* [8 f+ w+ T
/ J6 p# b7 p$ a/ w9 `( J- lsettle delay-----建立延时，对于上升沿，就是Vih作为参考电压点，对于下降沿，就是Vil作为电压参考点
; v: W8 a( I7 i* H
4 h7 ]0 l$ g* M
! }# c7 n% a3 k8 B% i对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final settle delay4 v. n  n( i8 }/ c- \" W0 L% M
2 d. c7 m( `9 E  J
上升沿和下降沿中两个first switch delay最小值即为switch delay。
/ r  ^: A1 o+ v上升沿和下降沿中两个final settle delay最大值即为settle delay。% [4 F: |* V3 D8 L, f

9 w# C8 T5 Z& e+ o- a（至于为什么取最小和最大，到了后面的实际时序计算过程就明白了）
2 S$ h" Y% q9 ~6 H
4 Z2 H( w1 `. ~# Z2 t% Y+ s[ 本帖最后由 forevercgh 于 2008-5-30 10:34 编辑 ]
作者: forevercgh    时间: 2008-5-20 12:37
需要罗嗦一个问题，所有的参数的采样点都是pin，而不是die（大家基本都在使用的可不是裸片，没法die上直接采样）5 G8 C$ j( n, p. X! a) A! W
. ]9 i# o* g5 O/ ?
既然在pin上，我们就要考虑pkg寄生参数
# r& v5 f- S! s寄生参数精确程度可以分为几个等级
8 w7 U) n9 Y5 f) Iclass1( O- ?4 T! W. r! f  h4 Q

& h- i! B9 U$ v1 {4 y5 b  J/ A! e这种厂家够省事，把所有的引脚参数只是给出典型值 ) G' o8 }2 b% }2 u, v

5 W. |2 p+ n; Y; @5 m& j3 s, C$ K2 E7 ~# |; S
class2
3 X& D( E- Y! [: I# ?$ `6 a; S! `
' H1 U+ F% J9 ]  Z这种厂商还好，给出了每个引脚的参数
; p) P8 s( L8 m3 x
. s, Q; K2 u; j/ J; i  \, Dclass30 ~" i! x( @/ _0 J  t3 ~

3 [7 m; y$ N! Z, s利用pkg文件来描述引脚的封装参数就相当详细了 ) v. q7 \' L* x7 Z, Q3 M& S# t
; o- b: o/ V" }1 _& w# |$ i. G
因为这个前几日还劳烦了香港科技园IC孵化中心的一个engineer感激之！！！7 i# I& Y& `' o  ~
, l1 x, k- T2 v  d
[ 本帖最后由 forevercgh 于 2008-5-20 12:38 编辑 ]
作者: joezycn    时间: 2008-5-22 11:24
谢谢楼主分享
作者: thidxjtu    时间: 2008-5-25 19:36
标题: 学习学习
学习学习，版主的水平很高啊！
作者: thidxjtu    时间: 2008-5-29 13:10
原帖由 forevercgh 于 2008-5-15 20:58 发表 + }8 _7 S/ `" r2 ]/ w1 g  }: w
上次聊过，Tcom（补偿时间）+Tlayout（板上走线延时）=flight time（飞行时间有min、max之分，之所以如此划分是因为我们的电压参考点为Vil/vih）
+ u8 h/ g; z- ]* j. U( R' N) x对于时钟线是没有min和max飞行时间之分的。而地址线，数据线，控制线 ...
0 y( [; }5 _. C! p" C+ L5 R; K& Z
0 v9 M+ G6 c. x4 `4 D. |
. X  L7 \$ j8 _) K* P* d
对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final switch delay
+ S0 E; h3 G" A6 Z- t                                                                                                                              ~~~~~~~~~~~~~) c: y' m5 A# I/ V5 g% L
ww.eda365.com7 K8 l. i( v7 E, w$ E+ `6 K8 i3 ]# a3 S: `6 j/ b( `/ |
上升沿和下降沿中两个first switch delay最小值即为switch delay。PCB论坛网站' C+ R2 z; n. {3 ~9 @# O0 u
1 M- |0 m; s6 W6 V  V, I/ g" Y. a上升沿和下降沿中两个first switch delay最大值即为switch delay。
# z+ f: U7 C8 o$ C7 B                                  ~~~~~~~~~~~~~                   ~~~~~~~~~~~~~
0 r! V) e4 u: d7 t5 ~0 X" g6 C6 u& o, n; _) E7 H( W! K
此处是版主笔误吧？是否应该为settle delay？
作者: ilovechina    时间: 2008-5-29 13:44
非常好的概念分析，感谢楼主
作者: liuyu305    时间: 2008-5-29 15:52
想学习下仿真技术
作者: forevercgh    时间: 2008-5-30 10:36
原帖由 thidxjtu 于 2008-5-29 13:10 发表
! I0 j. d  s5 k0 B" O8 m
% H! Z& ?# y" Q% |* P/ L4 i) R* V8 i, G* C3 O  Q

1 a' W1 i, u- L1 h) Y对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final switch delay
; A, v- y  y, @6 s                                                                                                   ...
9 i  m! ]* R, W4 s! `0 g

# u9 y! C3 r1 o1 ~; f8 [3 _+ y多谢兄台指正，确是笔误，已纠正之。
作者: jason    时间: 2008-5-30 11:14
很精彩
作者: frankyon    时间: 2008-5-30 13:31
标题: 高手果然多
学习中 争取成为高手
作者: qwemm9    时间: 2008-6-1 15:06
谢谢
作者: YYY    时间: 2008-6-3 09:01
版主能不能总结一下名词（什么飞行时间什么上升时间，还有什么逻辑沿时）的中文解释，我是新手啊！！！: p; e9 u+ ]2 P* K7 i' Q4 b( ~+ A' r
好多都没有见过哟！！！
作者: forevercgh    时间: 2008-6-3 09:22
原帖由 YYY 于 2008-6-3 09:01 发表 ) w* g. Y0 ^7 j) K
版主能不能总结一下名词（什么飞行时间什么上升时间，还有什么逻辑沿时）的中文解释，我是新手啊！！！0 J2 [3 j) F9 S
好多都没有见过哟！！！

3 F0 A( @$ ], n3 L& v- b6 r" w! q& M% C% H
你提到那几个概念我是有说明过的，你仔细看一下前面的帖子。
0 l& \6 n4 Y9 w/ K" d& `( D6 e/ i; |  q. C8 u6 P9 Z, G
至于上升时间，就是咱们常说的信号波形从低电平爬升到高电平的时间。下降时间类似。（任何一本电子方面的书应该都会涉及到）7 p- j4 {+ I4 M2 b: O; A; l
有两种定义方式：3 i* L" b" o! [! h" O$ q. f8 {( O) ^
10%～90%（通用定义）, k; [) g$ p# O7 `% R) l+ x% i
20%～80%（IBIS 定义）
作者: YYY    时间: 2008-6-3 09:26
原帖由 forevercgh 于 2008-6-3 09:22 发表
6 m( `% k$ _/ B( K" g3 w* X; {! N
& E7 g, S3 ]: x( H  U3 c8 a: }5 U( @
2 A! k! Y: z% e% J: b' F你提到那几个概念我是有说明过的，你仔细看一下前面的帖子。
2 [* S4 x- N# n9 P5 p: s) H6 z( L1 K+ r! v; Q9 E& u% H6 }- Y
至于上升时间，就是咱们常说的信号波形从低电平爬升到高电平的时间。下降时间类似。（任何一本电子方面的书应该都会涉及到）7 v% ]6 F0 J$ @! ], O; p
有两种定义方式：# L6 \7 P3 f: A6 Y4 E0 h# _# n# g
...
' X5 ]- \) M# I% m2 R
谢谢，找本书看下 哈
作者: sadousadou    时间: 2008-6-3 13:34
咱也学习哈。
作者: wing    时间: 2008-6-3 17:46
提示: 作者被禁止或删除 内容自动屏蔽
作者: hczzyy    时间: 2008-6-4 01:40
thank you
作者: hczzyy    时间: 2008-6-4 01:53
没白来一次啊
作者: zzhit    时间: 2008-6-4 08:37
好贴啊，支持
作者: butterfl6    时间: 2008-6-4 10:19
过来学习学习
作者: zhangcaihong    时间: 2008-6-4 17:03
对啊,理论是基础,先从基础入手
作者: pcb007    时间: 2008-6-5 22:57
很精彩！好久没来了，好热闹呀！
作者: ade-0902    时间: 2008-6-6 10:36
致敬
作者: wuxiaotao    时间: 2008-6-7 11:37
不错啊,顶!!!
作者: ccddll    时间: 2008-6-10 14:43
提示: 作者被禁止或删除 内容自动屏蔽
作者: dadaishu0721    时间: 2008-6-11 14:15
不是很明白 还是先沾光一下
作者: forevercgh    时间: 2008-6-11 20:44
一直都很希望有同志补充这个帖子的 ，写此帖的初衷也是为了交流 。。。
' X. Z3 }- c! R/ s$ g. r8 n, r* w4 a# o
可现状 以至于偶都写不下去了- G# I' z( `0 K$ Y/ \% W4 \

; c3 a8 K' f4 c3 A9 u6 n[ 本帖最后由 forevercgh 于 2008-6-11 20:46 编辑 ]
作者: onestart    时间: 2008-6-12 08:08
Good.....
作者: zgq800712    时间: 2008-6-12 15:41
Calculating_Optimum_Snubber_Capacitors.pdf
作者: yzp8564324    时间: 2008-6-21 01:21
学习一下。
作者: cherry5767    时间: 2008-6-21 09:15
要学的是在太多了
作者: cherry5767    时间: 2008-6-21 09:42
先看了看，还得几天的消化
作者: ade-0902    时间: 2008-6-21 22:48
好东西，，，，学习中，，
作者: keenboyee    时间: 2008-6-25 14:51
学习一下!期待ing。。。
作者: icelucent    时间: 2008-6-25 19:39
reply ,so I can see the content,haha.
作者: michaelw_wang    时间: 2008-6-26 03:43
This is an excellent  forum.  版主们的水平都很高. thanks for sharing!!
作者: 旅客    时间: 2008-6-26 09:06
虽然我水平不高，还没有能力和版主探讨。虽然曲高和寡但我一直期待斑竹继续下去给新手更多的指导。谢谢!
作者: lihongfei_sky    时间: 2008-6-26 09:25
好贴，刚刚才看到
作者: zqy610710    时间: 2008-6-26 10:06
提示: 作者被禁止或删除 内容自动屏蔽
作者: 旅客    时间: 2008-6-26 10:11
Original posted by forevercgh at 2008-5-5 22:15 ; s& r4 R" v( a" O5 b
聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。5 D; A9 M3 q: P4 a! J6 m  d
而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。  N/ p+ q$ A7 r: L- L% E% Q5 q

9 j& p2 z1 `+ Q! y/ D& A$ X4 QTco的提出是基于test ...
4 R2 C6 M* x2 `# Y( Y. @
如果实际的负载比厂家测试时的标称负载轻，那么Tcom是否就变为负值了？
作者: forevercgh    时间: 2008-6-26 12:13
Original posted by 旅客 at 2008-6-26 10:11
; L5 ?. j5 z, y2 }$ E- @, ?) j* L
" F- S5 [' u3 ~如果实际的负载比厂家测试时的标称负载轻，那么Tcom是否就变为负值了？
. R9 W& ~  f7 K) @1 b

" @3 W" Z7 y5 b7 O3 Uu r right
作者: guoke123    时间: 2008-6-28 11:15
好贴，看看
作者: 路人丙    时间: 2008-7-12 21:20
标题: 好东西，学习中
好东西，学习中
作者: liu25xiang    时间: 2008-7-13 13:31
看看kbsk
作者: reinhardyang    时间: 2008-7-17 11:56
好好学习天天向上，新手起步中
作者: pavel    时间: 2008-7-17 15:12
学习一下！
作者: navy1234    时间: 2008-7-18 08:12
顶一个
作者: kljy911    时间: 2008-7-18 17:41
像这类时序概念的应用,在layout时如何体现?如何应用
: r4 f% V0 q3 n  \+ o/ @1 x$ M, U0 l+ G
[ 本帖最后由 kljy911 于 2008-7-18 17:46 编辑 ]
作者: 562355762    时间: 2008-7-20 06:57
好好学学
作者: forevercgh    时间: 2008-7-21 10:37
原帖由 kljy911 于 2008-7-18 17:41 发表 ( Q7 t/ l, P( |9 d2 O' n- ~
像这类时序概念的应用,在layout时如何体现?如何应用
0 ~2 N" R4 v2 B! E' J
+ m! L& ~3 ?( B) K5 v; d
Simply speaking
' a/ M1 {- D. E2 b5 W. U( RBoard level routing delay should not lead timing error(setup/hold time)
作者: 坐在云端    时间: 2008-7-21 14:03
楼主好人呐！！！！
作者: zhanyying    时间: 2008-7-21 14:44
正在学习中
作者: armtt6    时间: 2008-7-23 10:11
不错，帮你顶起来阿。
作者: aaazz11    时间: 2008-7-23 16:20
dddding
作者: virgos    时间: 2008-7-23 19:23
提示: 作者被禁止或删除 内容自动屏蔽
作者: Hehe    时间: 2008-7-24 11:48
thanks
作者: chiack    时间: 2008-7-24 12:01
正在学习中！看了这么久，好像懂一点点了！
作者: punkyyx    时间: 2008-7-25 12:39
标准菜鸟来学习了
作者: greatzhonghua    时间: 2008-7-31 00:46
辛苦了，顶起楼主。
作者: lslsh    时间: 2008-8-4 10:37
还要先回答才能看到问题，做PCB两年了，听仿真好多，还没用过，仿真好学吗
作者: greenberg    时间: 2008-8-4 19:40
标题: ggfgf
fgfgf
作者: keenboyee    时间: 2008-8-4 19:53
学习中 争取成为高手
作者: zb0201151327    时间: 2008-8-4 22:50
学习
作者: LQLQLQ111    时间: 2008-8-5 09:21
我来学习了



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