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标题: 【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意 [打印本页]
作者: forevercgh    时间: 2008-4-24 09:58
标题: 【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意
SQ所谓的时序仿真功能事实上是在一个测量和套用公式的过程。- R) h# Y7 Z/ s, n! M6 s
（想起allen版主的一句话：会用软件不代表什么，理解软件的工作原理才是正道----软件中计算的理论基础）
8 K& l: a$ M8 x- M2 |  W（顺便提一下，利用Hyperlynx你一样可以实现时序计算，只是更多的工作量要自己去做）6 `5 R& o/ d; y, P
" N+ D5 G1 }$ ^* W
测量：+ L: J+ U- H  Q, c- Q. |- D4 \% R
1.实时的buffer驱动能力设置（slow，typical or strong）) h) f* R) ]/ r. S( ^7 g& |
2.flight time的选择（max or min）' G, T/ z2 h& A3 p8 h, H* h  n
3.AC test condition的确定5 M1 h4 @! w+ r1 m8 G
4.修改模型，确保model的正确性
" u1 A/ e7 U8 E5 e6 I5.注意同时考虑rise and fall edge
- p9 W2 e+ W3 @  E; {+ E, j* W6.skew及jitter的考虑
' p9 N1 ?. i! l  U. a6 R8 B+ d+ {......# A. A" E2 d1 J1 c
: G# d+ J, [. }( [; N( r0 K
今天先开个头，后面会陆续补上，欢迎大家交流探讨。。。。。。。。。。。。
作者: forevercgh    时间: 2008-4-24 10:38
兵马未动，粮草先行。# d9 f+ j# _2 M" t% `: j
先从时序分析的一些概念入手。
- M% C) T1 @' l4 F' }
" k  f8 g: q0 ^& C8 t$ P3 Z6 A
) |" x% ^& C9 U2 o2 H- ]/ }' ]tco; H: J# w1 z' w
----clock to output delay
! b+ g9 R7 a* C" L% q) L. D; ^指时钟触发开始到有效数据输出的器件内部所有延时的总和。Tco 包含缓冲延时buffer delay和逻辑延时logic delay。, n) B# X7 V% W) {1 F3 G; g
这是个及其重要然而又被许多人错误理解的问题。
1 {) b$ P! o1 P % l/ S6 f! f' c' `9 p$ L  d( g
logic delay+ a! d; j$ x. h8 y
A、B点间的delay就是logic delay，从输入端（A点）的时钟触发到输出缓冲器（B）触发的时间间隔。
1 ?  S& q. k3 U3 xlogic delay是由IC本身决定的，其延时信息厂家是以SDF（static delay file）文件提供的，在design的那一刻就被工艺参数和电气所决定& t/ a! j+ ~2 |: `
buffer delay- G7 o2 h0 o/ t
B、C点间的delay是buffer delay，是指信号经过缓冲器达到有效的电压输出所需要的时间，从下图看即为从B点buffer开关的时间t=0点开始，到C点电压达到Vmeas的时间。
$ y+ S  ?; R0 g3 G. T3 j8 hbuffer delay是和load情况密切相关的，这里看到的是一个50ohm的测试负载，这仅仅是一个例子，不同的芯片其测试条件一般是不同的
- s0 k4 ]- H& {- l+ `/ N8 m% `) a 3 U& h; a# g1 }" {
许多人误认为Tco就是buffer delay，这种理解是极其错误的。# c! w6 j/ Y. A5 x5 f' {. @  i
8 H$ Q/ l/ }! g* C8 s% o0 ^

/ N3 q, b  Y" L0 o1.负载特性决定了buffer delay的不同（variant due to different load）
" ?/ |8 w( @& p1 B) Q2.IC design决定了logic delay的确定（constant）
4 H9 x( ~% T0 i1 x, O, O: R
1 o: Q; p" h* L$ U! }/ x- G , W. d$ }- q! }
由tco = logic delay + buffer delay 可得，Tco的数值也会随着load情况而变化$ H( @# |" b& p. C$ f
可我们在datasheet中的tco又是如何得来的呢，这就要讲到AC test condtion的问题，进而讲到修正，Vmeas等等
" d# x9 t, N! H. [* H
6 j2 H5 A% J6 p: K9 a# U  R9 h6 L欲知后事，请听下回分解
作者: stupidboy    时间: 2008-4-24 10:41
什么东西？瞅瞅
作者: stupidboy    时间: 2008-4-24 10:42
非常好的概念分析，感谢楼主
作者: stupidboy    时间: 2008-4-24 10:47
楼主可以解释一下为什么buffer delay 跟负载有关呢？理论一句可否透露一下 ) ?  d3 Z) }; Y5 y4 z
本人密切关注中
作者: sleepyingcat    时间: 2008-4-24 11:16
看看!
作者: changxk0375    时间: 2008-4-24 11:17
提示: 作者被禁止或删除 内容自动屏蔽
作者: ray    时间: 2008-4-24 11:32
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-4-24 13:17
问下，SQ是什么？
作者: cmos    时间: 2008-4-24 13:29
原帖由 stupidboy 于 2008-4-24 10:47 发表
% b8 o" L9 l" D" Y5 N! E: h+ Y# k楼主可以解释一下为什么buffer delay 跟负载有关呢？理论一句可否透露一下 ( e: H1 c3 ~) B, K' ^
本人密切关注中

" N6 l0 b: \. d& M6 g$ Y4 g# U- v
buffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。
作者: libsuo    时间: 2008-4-24 13:52
原帖由 cmos 于 2008-4-24 13:29 发表
8 y& C! Z2 O" H
' c  ^  t* Q  C) [8 h
( s1 |4 A4 a- o7 Ebuffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

# \  T0 G% f+ Z
: k5 U% c" [6 a$ E& ]牛拉车，这个比喻好。牛过冲了，吊沟里了
作者: libsuo    时间: 2008-4-24 14:01
不过这说法好像有点问题，轻负载时BUFFER输出肯定在设计上要能够保证输出信号的正确性，负载过重时应该会有信号紊乱的情况，不能保证信号正确输出。就好像牛拉的车太重，脱力了。不能保证准时到达，也不能保证每个拉到地方都是原来的样子。- K, N# J: M3 {: S' r7 g: R# n

1 l0 |( w& I% G2 m$ q/ E7 G2 M. c如果轻负载时也出问题，那岂不是轻负载时的设计也变复杂了。
作者: libsuo    时间: 2008-4-24 14:03
原帖由 cmos 于 2008-4-24 13:17 发表
) ~5 E, \' Q! E问下，SQ是什么？

) w. j  E$ a1 l' P6 N7 u: ^5 l# h% D! ]5 N
Cadense里面的仿真软件SPECCTRAQuest
作者: cmos    时间: 2008-4-24 14:09
你所说的负载重有信号紊乱的情况，可能源于你的拓扑，每个到达点的不平衡，会影响其他的分支。
5 `3 H' {6 ]2 `9 \0 ^) }; Y5 f负载轻的设计自然复杂，因为buffer都是按照重负载选择的。1拖1在best case肯定会有过冲得问题。
- `" [* _2 m: U7 K" f
6 [, E" E1 m  k而且过冲比重负载更危险，重负载最多时序不对，过冲会打坏芯片。
作者: superlish    时间: 2008-4-24 14:18
支持~~    
2 J# _1 j' S1 D7 q: f搬板凳来学习~
作者: cjf    时间: 2008-4-24 14:55
提示: 作者被禁止或删除 内容自动屏蔽
作者: stupidboy    时间: 2008-4-24 19:23
原帖由 cmos 于 2008-4-24 13:29 发表 " B6 j) j5 \1 I% z; b

8 ~4 M; p9 R4 t  X& O
  v  _! z, L. J  ~2 j: Ybuffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。
1 C. F- q! q+ i2 A: [( Z2 i9 h

# i/ [/ p" P" d& b9 X! B  A要从电磁波或电气的角度来解释，这样解释太粗糙了
/ B, ?' }! J, r" ?6 W是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概为多少？当超载了呢？其时间是变为多少？？？
作者: zhutou250    时间: 2008-4-24 20:05
大家就是要多多讨论这个
作者: hisunzh    时间: 2008-4-24 22:08
学习学习，正在弄呢
作者: cmos    时间: 2008-4-25 15:18
原帖由 stupidboy 于 2008-4-24 19:23 发表 ) j2 T0 ?( f0 o% S7 N

9 `8 S" o0 j; R* C0 w- ?# e$ n! g: d% O8 x
4 \8 p0 I+ I' {: ~# Z, t要从电磁波或电气的角度来解释，这样解释太粗糙了
; @" q% I  F6 a  N是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概 ...
8 j, v" p9 Z! Z  q* Q0 y
( L' x! M( g5 t5 n* V+ P; c: b
从电磁波角度解释就需要做ansoft工具作3维的磁场仿真，这个好像不太可能，没有这么复杂的3维模型。# y( H$ V7 |4 V0 \+ f* P
电气特性，就是spice level的仿真就够了，牛拉车的说法只是一种比喻，我还想不出更好的比喻了。
; H* a6 ?& m! Z: F* D5 f8 T  p所谓参考的vmeasure电压，只是给一头机械牛，因为这头机械牛的表现是稳定的，
8 J  l, l2 n  c1 t2 k其他牛拉车都给予机械牛作为参考而已，你说的具体delay时间都可以仿真获得。具体case，具体数据，没有哪个数据能涵盖一切case的
作者: ggzzc    时间: 2008-4-28 15:15
学习了
作者: forevercgh    时间: 2008-4-29 08:45
标题: Vmeas and test load descirption
Vmeas and test load descirption) \, @6 @' v# i/ k
前面已经讲过Tco概念，那么手册中的Tco是如何得到的呢？. c. Y7 |1 U2 ], @+ N  _
请看下图，半导体厂商首先会根据芯片特性确定具体的test load（不要深究为什么如此，如果想清楚理解，意味着你要进入一个新的领域----IC测试），我们的probe点即为T点，Tco的定义即为从时钟输入到数据输出的时间，而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。, Y6 Y0 r% t  a! O3 q
% r" Y/ s+ K; Q/ I7 L2 X' i/ `& B0 d
Vmeas为半导体厂商用来为输出buffer（当然包含output ，I/O，3-state）确定板级延时特性的电压参考点- H! w& e4 C. n7 b& D
Vref，Rref，Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load  @4 N1 J# c1 z+ l
- [6 v0 M+ E6 ]
1 ~! T" Y) ~" d% H( v8 F7 @
举个例子
8 Y4 ~/ D5 ?; Q: L# `: x3 r" i $ _2 H$ |2 {7 p6 D( A1 Y1 b4 _/ {

1 k' z" S5 L9 y* Q( H: }. C这是取自一个ibis model clk buffer的test laod及Vmeas参数
/ K, Z! g) n" w" m0 H, M8 U下面分别用SQ和hyperlynx搭建起test load3 [- r, L7 S; p: O

8 h, s- g' }1 w- P1 f" Y- t
' x& N+ c4 |# `理解不妥之处，烦请指正8 }$ c& Z; L0 X6 }- M- O6 r

9 W( f% U9 j! _, V: D. j) Q[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]
作者: Allen    时间: 2008-4-29 10:21
顶一下版主精彩的描述，只有在多讨论中才有收获。
) Z6 e9 \7 t5 b& z; x负载比喻成牛拉车是很形象的，为理解方便，也可以简单地把负载看成一个电容，毕竟在RLC参数里，电容是最重要的，负载重就相当于电容大，电容大充电时间就长，信号上升就变缓。
作者: cmos    时间: 2008-4-29 10:39
就我个人理解，外围test load，就是所谓Cref的具体值，来源于在芯片设计中对于板极最大负载的考量（是否是最大值也许存在争议，但50pf也够大了）。就是从drive 端往外看的所有电路的一个等效模型。) e  l7 D6 K$ I1 \/ d( l/ D
然后其余各种case，都是根据这个等效模型的一个参考。
( f; q' D4 r( u* ~8 Q' W
; u; ~* ]4 E" g& k1 h6 w# t! Z
1 G. q9 Q+ j' \" V0 b& O$ D2 vCref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适drive bufer提供依据。这个是国产芯片现状。" w4 i* T! g1 J/ F
至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有SI工程师，通晓板极和芯片布局2方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。
作者: aaazz11    时间: 2008-4-29 17:26
ddddddddddddd
作者: mpoix    时间: 2008-4-29 18:34
xuexi
作者: jianghao8888    时间: 2008-4-30 20:37
秘密手册？？
作者: 血色浪漫II    时间: 2008-5-1 17:13
支持一个
作者: forevercgh    时间: 2008-5-5 22:15
聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。
( H/ c. B$ h2 Q) y3 j  r$ p而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。
" f) c, S0 T4 D# ]( c3 o) l$ u9 U5 v- P) V% a$ C" S0 v
Tco的提出是基于test load的测试结果，buffer delay作为tco的组成部分直接影响Tco，很显然，我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。
6 V- F! i2 `$ d6 G- _% V' `& u
9 V' j4 ]7 w: L$ m0 }借用TI的图说明一下。
* B2 I: a: u7 \0 A - A  H1 z: B/ w6 p' U5 e
# U, B1 |. F, [8 u- H6 {5 _. b" z, B
C点波形即为test load情况下的驱动端波形) n/ x5 x( y) u% _8 E
A点波形即为actual load 情况下的驱动端波形/ b5 l2 N; O1 M! @. s
B点波形即为actual load 情况下的接收端波形5 C8 Y& L2 r( z+ J& @5 b- L
! I2 K/ W  F% Y
我们将A,C间的时间间隔（电压参考点为Vmeas）即为我们的补偿时间compensation timing-----------Tcom( h# U/ m  O" B2 D  ~$ B9 J* u
2 i* s0 d: x& [' I
这里的Tcom为240.741ps
) A5 l' o( N" n
) Z8 ^0 _6 i2 P) A; Z" S而A,B间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）---------------Tlayout
& s: [9 v8 x3 |9 pTlayout是我自己定义的，见笑啊（要说明的一点是，这里只是为了说明问题，定义不合适的还请海涵）
4 _8 R& d9 R. L1 I) s. I板上走线延时的电压参考点依据信号的类型有所不同
4 R/ ], l7 R) ]3 {1.对于时钟信号来说，参考电压点为Vmeas，因为时钟信号要求严格的单调性（我们这里研究的是同步系统，参考信号为CLK）7 X1 j1 K7 ?+ l- S
2.对于控制信号，地址信号，数据信号来说，起始参考点为驱动端Vmeas，终了参考点为接收端Vil/Vih（非CLK信号不要求有很好的单调性，故引入门限电平作为参考点，避免非线性边沿造成的巨大误差）
% R' `3 r' Q  B) r就像下图，Vmeas电平持续Tref时间，非线性边沿的存在使得我们不能将Vmeas作为参考。
+ x/ P1 T: }" \& ^* h; W  E. D
作者: forevercgh    时间: 2008-5-5 22:21
这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ，其实就是flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。
4 `5 Q( \% B0 r+ G+ Y2 htcom已经讲过
! V9 H' o! H$ `9 ZTlayout由于终了参考点的不同进而冒出了几种不同的情形。& B" [3 c1 b. o2 X% ]

5 W) l2 o) j, K- k' K
$ k9 }6 e) V& w' L9 t+ {' p7 ]: N0 X( ^0 Y8 z. |) U
太晚了，要睡觉了，有空接着侃
7 l' b6 g9 T8 m6 G
) ?! I9 L0 p+ W! I/ Y5 z[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]
作者: hong50523    时间: 2008-5-6 09:02
HAO
作者: cmos    时间: 2008-5-6 09:36
原帖由 forevercgh 于 2008-5-5 22:21 发表 ! d" |) k9 f6 s( n4 I  I. w- I1 A( l
MD，突然想起来，还要搞N多不同驱动能力条件下，rise，fall waveform的排列组合。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

* V- z: U$ q8 |% @
/ j$ u) O# h/ n+ q没错阿，信号完整性分析，仿真就是要遍历各种case,找出各种临界case，一个输出有几十种组合是很常见的情况。, W" _0 H* J  F. d
过去为了节约人力，我一个人控制4台PC24小时的跑仿真，还编过自动脚本，根据输入的不同，来自动产生仿真用的sp，并对输出波形数据，用自编的分析软件进行整理和筛选。, x$ w2 z' Y$ A
因为单纯靠人工来做这个事情，你将面对成千上万的仿真数据，而且很容易算错。
作者: dingtianlidi    时间: 2008-5-6 19:27
看看，支持各位大大大虾们
作者: fan54312    时间: 2008-5-10 18:13
这个问题提的好，值得讨论，支持楼主。
作者: ZHOUYIHUAN    时间: 2008-5-12 13:46
支持~~    PCB论坛  l! O% f; r5 o+ `# z5 k/ |
! g& Y9 v7 X- N% k5 x: n7 X搬板凳来学习
作者: 7456    时间: 2008-5-13 16:55
一直对这个概念很模糊
作者: forevercgh    时间: 2008-5-15 20:58
上次聊过，Tcom（补偿时间）+Tlayout（板上走线延时）=flight time（飞行时间有min、max之分，之所以如此划分是因为我们的电压参考点为Vil/vih）* _+ k# T3 F0 I+ L# [! e1 q
对于时钟线是没有min和max飞行时间之分的。而地址线，数据线，控制线等才会牵涉到min，max（时钟信号要求严格的单调性，故可以用Vmeas作为参考电压点，而其他信号线不要求严格单调性，故要以Vil/vih作为电压参考点）" F4 y5 X$ H* ^" C6 Z
9 W8 ?. V. Q: C- y- t
min/max flight time，SQ定义为switch delay和settle delay（这里不得不把candence赞一下，这个定义很形象）  [! G; Q/ d% C0 a! [. i; j- [7 P7 @

  C, a% K2 x6 v1 R/ N; S3 j' k4 Lswitch delay----开启延时，对于上升沿，就是Vil作为参考电压点，对于下降沿，就是Vih作为电压参考点! F; ~# ?7 r. I, n+ i

/ r7 p; ~* g; N7 n0 c1 n
( E3 T- g/ J6 Wsettle delay-----建立延时，对于上升沿，就是Vih作为参考电压点，对于下降沿，就是Vil作为电压参考点( Q3 ^' Q7 w/ {' U2 L* d

: t* \$ G0 D+ S( S4 g
6 x; u) L7 w8 x对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final settle delay
. ?; F/ B  O* K0 ~- Z
9 q5 @5 _  u  G上升沿和下降沿中两个first switch delay最小值即为switch delay。
1 b5 N+ e" z% t/ A( q( X3 O上升沿和下降沿中两个final settle delay最大值即为settle delay。
. s  S% m  n: H
% X3 w7 p: P9 \6 y/ V# I; P0 p2 i（至于为什么取最小和最大，到了后面的实际时序计算过程就明白了）
" H# ^; S# H  ^- u8 W+ J9 c- v0 H$ j  F3 [- o
[ 本帖最后由 forevercgh 于 2008-5-30 10:34 编辑 ]
作者: forevercgh    时间: 2008-5-20 12:37
需要罗嗦一个问题，所有的参数的采样点都是pin，而不是die（大家基本都在使用的可不是裸片，没法die上直接采样）0 d: E& x: L/ J$ z/ _" w: e' q6 V0 {

, ]. |% V3 P4 p3 @0 q: x3 i* m既然在pin上，我们就要考虑pkg寄生参数* _! b6 P  w) F9 F' S3 a
寄生参数精确程度可以分为几个等级
' p5 }  ]5 d6 ], F) M  e8 x3 mclass1
/ h6 @0 y$ q( [3 |6 G . C1 o* B' C# n( S. V9 S# k6 F( ~* j
这种厂家够省事，把所有的引脚参数只是给出典型值 ( s9 v$ j' j6 |  g
' r* }; j+ F# S3 }

: q/ d9 e) g: E8 H* E" K0 ?% }5 x7 Gclass2
1 A* P  o0 e6 ]8 T& N" F4 ^
( i. t  m& i) u' H% C: M这种厂商还好，给出了每个引脚的参数 # m  o; Z* A0 a# |2 W7 ^5 z
' u0 {+ O0 f' M. p
class3
6 ~$ i( l4 r" o) ]7 }
* U0 H, U+ y) P/ K利用pkg文件来描述引脚的封装参数就相当详细了
4 r2 |1 f- H6 y+ H3 _6 }; ^9 y0 O  u3 o' b  z4 i7 ]/ [/ U- b4 P/ r: h
因为这个前几日还劳烦了香港科技园IC孵化中心的一个engineer感激之！！！
6 v& `  _+ a9 |1 X" G$ n+ m7 z
* O3 h6 y9 @3 o+ {6 I: e3 N[ 本帖最后由 forevercgh 于 2008-5-20 12:38 编辑 ]
作者: joezycn    时间: 2008-5-22 11:24
谢谢楼主分享
作者: thidxjtu    时间: 2008-5-25 19:36
标题: 学习学习
学习学习，版主的水平很高啊！
作者: thidxjtu    时间: 2008-5-29 13:10
原帖由 forevercgh 于 2008-5-15 20:58 发表 + [5 q) d  E6 T* X9 t
上次聊过，Tcom（补偿时间）+Tlayout（板上走线延时）=flight time（飞行时间有min、max之分，之所以如此划分是因为我们的电压参考点为Vil/vih）9 ^2 I5 d# i7 l3 P! c
对于时钟线是没有min和max飞行时间之分的。而地址线，数据线，控制线 ...

" f# n2 C% S+ o( v! w  e8 `4 s' f& ?7 X( X

7 N5 U! |  b' J# s对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final switch delay4 u) P/ `0 X# _7 u5 u
                                                                                                                              ~~~~~~~~~~~~~
1 w  d$ H; C6 C7 X* nww.eda365.com7 K8 l. i( v7 E, w$ E+ `
$ q0 \$ }  e& K; R; C5 r上升沿和下降沿中两个first switch delay最小值即为switch delay。PCB论坛网站' C+ R2 z; n. {3 ~9 @# O0 u, b( U+ R, N9 N" D! r2 j! U2 h' ]
上升沿和下降沿中两个first switch delay最大值即为switch delay。1 f/ k  g) `1 U' L
                                  ~~~~~~~~~~~~~                   ~~~~~~~~~~~~~8 G2 w* t  k1 q( Q
2 \! A) F/ H0 Q; g
此处是版主笔误吧？是否应该为settle delay？
作者: ilovechina    时间: 2008-5-29 13:44
非常好的概念分析，感谢楼主
作者: liuyu305    时间: 2008-5-29 15:52
想学习下仿真技术
作者: forevercgh    时间: 2008-5-30 10:36
原帖由 thidxjtu 于 2008-5-29 13:10 发表 ! K& ~* t9 L4 C& D! j  {' w3 j7 H

' k, D# C2 r+ b' \9 k) d, m! m, x. J: G) a

2 u  N9 {+ X. z' {7 o对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final switch delay9 S! O5 t. g/ `+ y
                                                                                                   ...
& a5 c2 k: ?" L: p* o* V% O

! \+ I3 d! Q$ G( e多谢兄台指正，确是笔误，已纠正之。
作者: jason    时间: 2008-5-30 11:14
很精彩
作者: frankyon    时间: 2008-5-30 13:31
标题: 高手果然多
学习中 争取成为高手
作者: qwemm9    时间: 2008-6-1 15:06
谢谢
作者: YYY    时间: 2008-6-3 09:01
版主能不能总结一下名词（什么飞行时间什么上升时间，还有什么逻辑沿时）的中文解释，我是新手啊！！！. j* \, d6 i# s* n
好多都没有见过哟！！！
作者: forevercgh    时间: 2008-6-3 09:22
原帖由 YYY 于 2008-6-3 09:01 发表
" ^5 r) b5 w0 q% D+ m版主能不能总结一下名词（什么飞行时间什么上升时间，还有什么逻辑沿时）的中文解释，我是新手啊！！！
8 q8 ?3 s9 i& T2 Z  o好多都没有见过哟！！！

0 C% o: h5 j% O, ?! B3 t1 s% {: p/ g1 ]4 s6 K* A6 s0 [. Z
你提到那几个概念我是有说明过的，你仔细看一下前面的帖子。0 X9 Z; ^: z8 f7 N2 P! W" ^
$ W$ d. z. |. c# d: Z  p
至于上升时间，就是咱们常说的信号波形从低电平爬升到高电平的时间。下降时间类似。（任何一本电子方面的书应该都会涉及到）1 v' V8 L6 w' S6 h+ l
有两种定义方式：4 L5 x  Z$ }8 G( x. g
10%～90%（通用定义）
( G4 c3 ?! ]2 U20%～80%（IBIS 定义）
作者: YYY    时间: 2008-6-3 09:26
原帖由 forevercgh 于 2008-6-3 09:22 发表 1 J4 P; a( [) V+ V1 U* R4 c2 _8 Q

* t/ o3 T# I2 ]- {% }# `! g( G- b% h- o  I! b) p- u9 y
你提到那几个概念我是有说明过的，你仔细看一下前面的帖子。
+ n3 g# a( h8 k3 _0 [1 g
$ d+ A. v/ x9 |- b' J- [至于上升时间，就是咱们常说的信号波形从低电平爬升到高电平的时间。下降时间类似。（任何一本电子方面的书应该都会涉及到）
( h8 a# Z- P( u! ?& o有两种定义方式：
0 o, w. Y$ t" M7 s. t* s...
# `5 {) Q0 w" M! @
谢谢，找本书看下 哈
作者: sadousadou    时间: 2008-6-3 13:34
咱也学习哈。
作者: wing    时间: 2008-6-3 17:46
提示: 作者被禁止或删除 内容自动屏蔽
作者: hczzyy    时间: 2008-6-4 01:40
thank you
作者: hczzyy    时间: 2008-6-4 01:53
没白来一次啊
作者: zzhit    时间: 2008-6-4 08:37
好贴啊，支持
作者: butterfl6    时间: 2008-6-4 10:19
过来学习学习
作者: zhangcaihong    时间: 2008-6-4 17:03
对啊,理论是基础,先从基础入手
作者: pcb007    时间: 2008-6-5 22:57
很精彩！好久没来了，好热闹呀！
作者: ade-0902    时间: 2008-6-6 10:36
致敬
作者: wuxiaotao    时间: 2008-6-7 11:37
不错啊,顶!!!
作者: ccddll    时间: 2008-6-10 14:43
提示: 作者被禁止或删除 内容自动屏蔽
作者: dadaishu0721    时间: 2008-6-11 14:15
不是很明白 还是先沾光一下
作者: forevercgh    时间: 2008-6-11 20:44
一直都很希望有同志补充这个帖子的 ，写此帖的初衷也是为了交流 。。。
# }& N: p, w$ W" p3 a5 @
0 Z. G* _" \! g6 I( X# E$ O可现状 以至于偶都写不下去了
! ]* {! g# w# ?/ u  p8 i' P
! n; j4 k9 Z: b4 a[ 本帖最后由 forevercgh 于 2008-6-11 20:46 编辑 ]
作者: onestart    时间: 2008-6-12 08:08
Good.....
作者: zgq800712    时间: 2008-6-12 15:41
Calculating_Optimum_Snubber_Capacitors.pdf
作者: yzp8564324    时间: 2008-6-21 01:21
学习一下。
作者: cherry5767    时间: 2008-6-21 09:15
要学的是在太多了
作者: cherry5767    时间: 2008-6-21 09:42
先看了看，还得几天的消化
作者: ade-0902    时间: 2008-6-21 22:48
好东西，，，，学习中，，
作者: keenboyee    时间: 2008-6-25 14:51
学习一下!期待ing。。。
作者: icelucent    时间: 2008-6-25 19:39
reply ,so I can see the content,haha.
作者: michaelw_wang    时间: 2008-6-26 03:43
This is an excellent  forum.  版主们的水平都很高. thanks for sharing!!
作者: 旅客    时间: 2008-6-26 09:06
虽然我水平不高，还没有能力和版主探讨。虽然曲高和寡但我一直期待斑竹继续下去给新手更多的指导。谢谢!
作者: lihongfei_sky    时间: 2008-6-26 09:25
好贴，刚刚才看到
作者: zqy610710    时间: 2008-6-26 10:06
提示: 作者被禁止或删除 内容自动屏蔽
作者: 旅客    时间: 2008-6-26 10:11
Original posted by forevercgh at 2008-5-5 22:15
* }' a+ z4 F* k5 @% t聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。
$ D+ `' O. `, l  i" R/ R. `. L而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。, L5 M( O0 s; z2 N

! ^! h8 _8 u3 _" v7 g# A$ [1 P$ oTco的提出是基于test ...
/ }, r" A7 r1 I9 F: @# `+ R8 `
如果实际的负载比厂家测试时的标称负载轻，那么Tcom是否就变为负值了？
作者: forevercgh    时间: 2008-6-26 12:13
Original posted by 旅客 at 2008-6-26 10:11
! k! H# g, ]: l/ x, R! A6 C$ ]: U0 J3 q' K" C
如果实际的负载比厂家测试时的标称负载轻，那么Tcom是否就变为负值了？
5 ]' m4 E* P6 @) E, s

. Q5 \3 k. ^6 ~/ q& f/ \u r right
作者: guoke123    时间: 2008-6-28 11:15
好贴，看看
作者: 路人丙    时间: 2008-7-12 21:20
标题: 好东西，学习中
好东西，学习中
作者: liu25xiang    时间: 2008-7-13 13:31
看看kbsk
作者: reinhardyang    时间: 2008-7-17 11:56
好好学习天天向上，新手起步中
作者: pavel    时间: 2008-7-17 15:12
学习一下！
作者: navy1234    时间: 2008-7-18 08:12
顶一个
作者: kljy911    时间: 2008-7-18 17:41
像这类时序概念的应用,在layout时如何体现?如何应用$ o! J* s: R6 }; ]$ G0 R
8 r/ b' {4 X. F3 {7 Y  k
[ 本帖最后由 kljy911 于 2008-7-18 17:46 编辑 ]
作者: 562355762    时间: 2008-7-20 06:57
好好学学
作者: forevercgh    时间: 2008-7-21 10:37
原帖由 kljy911 于 2008-7-18 17:41 发表
2 t. b# h7 j  t5 T2 |$ u$ @像这类时序概念的应用,在layout时如何体现?如何应用

8 n  e5 n: M7 i' X1 p0 t+ R
, k" t2 p; t1 ]# m0 TSimply speaking7 [7 ~! S: O/ r8 y" u9 P
Board level routing delay should not lead timing error(setup/hold time)
作者: 坐在云端    时间: 2008-7-21 14:03
楼主好人呐！！！！
作者: zhanyying    时间: 2008-7-21 14:44
正在学习中
作者: armtt6    时间: 2008-7-23 10:11
不错，帮你顶起来阿。
作者: aaazz11    时间: 2008-7-23 16:20
dddding
作者: virgos    时间: 2008-7-23 19:23
提示: 作者被禁止或删除 内容自动屏蔽
作者: Hehe    时间: 2008-7-24 11:48
thanks
作者: chiack    时间: 2008-7-24 12:01
正在学习中！看了这么久，好像懂一点点了！
作者: punkyyx    时间: 2008-7-25 12:39
标准菜鸟来学习了
作者: greatzhonghua    时间: 2008-7-31 00:46
辛苦了，顶起楼主。
作者: lslsh    时间: 2008-8-4 10:37
还要先回答才能看到问题，做PCB两年了，听仿真好多，还没用过，仿真好学吗
作者: greenberg    时间: 2008-8-4 19:40
标题: ggfgf
fgfgf
作者: keenboyee    时间: 2008-8-4 19:53
学习中 争取成为高手
作者: zb0201151327    时间: 2008-8-4 22:50
学习
作者: LQLQLQ111    时间: 2008-8-5 09:21
我来学习了



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