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标题: Verilog HDL中task与function的区别 [打印本页]

作者: baqiao 时间: 2020-5-25 09:39
标题: Verilog HDL中task与function的区别
任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。
　　function的定义：
　　　　function<返回值类型和位宽> <函数名>
　　　　　　<入口参量和类型声明>
　　　　　　<局部变量声明>
　　　　　　行为语句；
　　endfunction
　　定义function时，要注意以下几点：
　　(1):  function定义结构不能出现在任意一个过程块(always块或者initial块)的内部；
　　(2):  function定义不能包括有任何时间控制语句，即任何用#，@或wait来标识的语句；
　　(3):  定义function时至少要有一个输入参量；
　　(4):  定义function时，在function内部隐式地将函数名声明成一个寄存器变量，在函数体中必须有一条赋值语句对该寄存器变量赋以函数的结果值，以便调用function时能够得到返回的函数值。如果没有指定的返回值的宽度，function将缺省返回1位二进制数。
　　function的调用：
　　<函数名>  (<输入表达式1>,...,<输入表达式n>) ;
　　输入表达式与函数定义结构中的各个输入端口一一对应，这些输入表达式的排列顺序必须与各个输入端口在函数定义结构中的排列顺序一致。
　　function的调用既可以出现在过程块中又可以出现在assign连续赋值语句之中；另外，function定义中声明的所有局部变量寄存器都是静态的，即function中的局部寄存器在function的多个调用之间保持他们的值。

　　任务(task)类似于一般编程语言中的Process(过程)，它可以从描述的不同位置执行共同的代码。通常把需要共用的代码段定义为task,然后通过task调用来使用它。在task中还可以调用其他的task和function。
　　task的定义
　　task<任务名>；
　　　　端口与类型说明；
　　　　变量声明；
　　　　语句1；
　　　　。。。
　　　　语句n；
　　endtask
　　在定义一个task时，必须注意以下几点：
　　(1):  任务定义结构不能出现在任何一个过程块内；
　　(2):  一个task可以没有输入/输出端口，当然也可以有；
　　(3):  一个task可以没有返回值，也可以通过输出端口或双向端口返回一个或多个值；
　　(4):  除任务参数外，task还能够引用说明任务的模块中定义的任何变量；
　　task的调用：
　　task调用语句给出传入任务的参数值和接收结果的变量值，
　　　　<任务名>  (端口1，端口2，... ，端口n);
　　在调用task时，必须注意一下几点：
　　(1):  task调用是过程性语句，因此只能出现在always过程块和initial过程块中，调用task的输入与输出参数必须是寄存器类型的；
　　(2):  task调用语句中的列表必须与任务定义时的输入、输出和双向端口参数说明的顺序相匹配。
　　(3):  在调用task时，参数要按值传递，而不能按地址传递(和其他语言的不同)；
　　(4):  在一个task中，可也直接访问上一级调用模块中的任何寄存器；
　　(5):  可以使用循环中断控制语句disable来中断任务执行，在task被中断后，程序流程将返回到调用task调用的地方继续向下执行。

　　task和function的不同点：
　　(1):  function只能与主模块共用一个仿真时间单位，而task可以定义自己的仿真时间单位；
　　(2):  function不能调用任务，而task可以调用函数；
　　(3):  function至少需要一个输入变量，而task可以没有或者有很多个任意类型的变量；
　　(4):  function返回一个值，而task则不返回值。

作者: CCxiaom 时间: 2020-5-25 10:58
Verilog HDL中task与function的区别

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