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标题: 在布SDRAM的时候应该如何处理地址与数据？ [打印本页]
作者: mengzhuhao    时间: 2007-10-19 08:52
标题: 在布SDRAM的时候应该如何处理地址与数据？
在布SDRAM的时候应该如何处理地址与数据？( t: t  h) u. H6 Q" g
如图所示：
/ o" `. ]) ]( o0 }. @- f( n" c5 ^那些VDDQ与VSSQ是不是独立出来比较？
1 R5 z( p8 ^7 y因为SPEC上说：! Z  w1 J1 w# R* |
DQ Power: Isolated DQ power on the die for improved noise immunity.
8 f; V% F  G1 E" qDQ Ground: Isolated DQ ground on the die for improved noise immunity.7 f! x9 }; ?0 t
频率可到135M吧
- y) Y9 U2 P0 S6 r: ^
; J! s" u2 `; |高手说说布局经验：）
, `( P- e& w( J2 v$ h- c% W) q6 {- z& e7 n; K, u. u5 G- \- M! h6 j! ]
作者: pcb007    时间: 2007-10-19 08:58
SPEC已经说得很清楚了，独立的电源和地可以增强抗干扰能力。
& `7 e6 \# @* S2 D( u地址和数据一般的做法是分别等长就行了，如tolerance=100mil。
作者: superlish    时间: 2007-10-19 09:43
搬板凳来学习拉
作者: wing    时间: 2007-10-19 09:52
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作者: Allen    时间: 2007-10-19 10:53
原帖由 wing 于 2007-10-19 09:52 发表 7 R! M7 T/ Q2 a/ j5 ^3 o0 O% Q3 g; R
搬板凳来学习拉
$ [9 O. Q! y9 [' ~地址和数据一般走在那层好点？是按照频率的高低来确定嘛？走线的原则一般是按３Ｗ原则走就ＯＫ了吗？
6 k) V( }! V" k6 A3 E
如何确定哪些线布在哪些层？
# _7 U: a$ |- H) a/ ?' u5 j, n动手布线之前要把板子先排序：* ?9 h4 ?6 b' j! o3 O
最好的布线层（由好到差）：1-2-3-4-5... ...
1 m9 q* R: v' t, Q$ j5 p最重要的信号（由高到低）：a-b-c-d-e... ...
6 b4 G' [2 s2 e然后对号入座：
2 b" M) _/ o. }: f' P( p& ]7 {4 ^$ z1---a' R6 c. @# a. Q, Y7 R* p6 K+ b
2---b
! A" l; P6 [3 R6 E3---c
, l$ T( O9 x2 i4---d
, d* U& I# G) {+ ^9 i5---e
! ~3 O% F2 d- O7 q4 q... ...6 ?" J7 b' t( F0 }) s
如果1层上布完了a信号还有空间，那就继续布b信号，布不下了再换到2层，如果2层... ...，同理类推。
作者: Allen    时间: 2007-10-19 10:59
走线的原则一般是按３Ｗ原则走就ＯＫ了吗？
8 C% f! m+ {+ y% ]6 R5 Z0 {/ ~一般情况下是这样的，但要注意灵活运用这个原则。
作者: pcb007    时间: 2007-10-19 11:14
原帖由 allen 于 2007-10-19 10:53 发表 ( u3 I! L& @& R9 Y% B" e' ?
% M) |9 U7 g& b
如何确定哪些线布在哪些层？. W! |1 f- N# I8 J1 {% i9 Q/ A, V, E
动手布线之前要把板子先排序：
2 v( C& A: j$ K; s4 n最好的布线层（由好到差）：1-2-3-4-5... ...- d8 a+ ]" x0 Z6 V4 g3 A
最重要的信号（由高到低）：a-b-c-d-e... ...  p* R& r4 Y2 p% d
然后对号入座：
; U2 D/ d* [7 H! _3 m1---a# j, n- F# f9 t& i  I- z
2---b/ W' d) `2 y8 U' A. p9 N
3---c1 v  m8 _' n( z4 p9 H0 m8 w
4---d
7 S" z8 R: K* a+ F% v5---e
" x5 |, Z5 x$ X. ...

1 {1 i, P- Z6 a8 e0 K) X很务实的方法。
作者: wing    时间: 2007-10-19 12:29
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作者: Allen    时间: 2007-10-19 14:28
再来个配图：+ a& @- T8 v8 n' t0 u! H+ g* Y
作者: mengzhuhao    时间: 2007-10-19 18:16
原帖由 allen 于 2007-10-19 10:53 发表 * @  t5 f% R, E: Q( W

3 w6 ?. T+ e- w$ S$ R5 Z3 S7 W' f9 H如何确定哪些线布在哪些层？
' A% C% m# o$ H3 {2 a动手布线之前要把板子先排序：
1 M8 g; j: ?* l( F0 c. ~最好的布线层（由好到差）：1-2-3-4-5... ...
! c2 R$ m7 {5 d& t最重要的信号（由高到低）：a-b-c-d-e... ...3 i! ?+ f6 l$ p; j
然后对号入座：
' X6 L% Q4 r1 i) I: Z0 J/ m1---a
% ?7 h- G/ o$ T7 F" E2---b0 S, F0 y/ P4 S) G
3---c
7 u/ T  ]9 q& X6 O5 U. C4---d
2 {6 I, D& I/ H3 w9 Q5---e
' s8 D# a; V, c9 p. ...
如何确定排序
作者: superlish    时间: 2007-10-20 08:40
原帖由 mengzhuhao 于 2007-10-19 18:16 发表 & ?, ]5 M( a4 @- T% M7 }
如何确定排序

0 f. T) H3 y& h4 P6 }- ]. J3 ~1 D9 J* d& {% \- X: z
【问高手】关于多层板的布局布线的问题) G" u3 Z9 \- Y- v4 r

: i9 v% a( P, u这个贴是你发的，应该是那样分吧/?
作者: Allen    时间: 2007-10-20 09:33
LZ忘了。
作者: SHADOW    时间: 2007-10-20 17:26
学习学习再学习！
作者: superlish    时间: 2007-10-20 18:35
原帖由 SHADOW 于 2007-10-20 17:26 发表 ( `4 ^" l+ V& ]# h- a* N
学习学习再学习！
3 `+ ]8 U1 {* e' }8 `( B5 w
作者: zqy610710    时间: 2007-10-21 18:38
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作者: Allen    时间: 2007-10-21 22:12
原帖由 zqy610710 于 2007-10-21 18:38 发表 : V& {9 p3 @* F% z" v3 J  c1 }  W/ Z
请问高手数据线与地址线哪个的信号更重要 了??
7 G: J2 [6 N* t& B& S
你的问题相当于问手和脚哪个更重要？
* x6 v" }# i# v( [$ c其实数据和地址各有特点，一般是数据信号速度快些，但是地址信号拓扑结构通常比数据复杂，所以两者都不能马虎。
作者: superlish    时间: 2007-10-22 11:19
俺不懂得什么大道理，觉得地址错了，其所指数据就没意义了，而数据错了，地址没问题，那个数据也没意义了，还占着地址，浪费地方 。 所以都一样重要   
8 ^) ~# e4 S: D
7 N4 |6 x6 w0 q; P3 h; j  老土的看法
作者: zqy610710    时间: 2007-10-23 17:16
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作者: yangcanhui07    时间: 2007-10-28 00:05
晕.什么比喻啊
/ Z  F5 `) ~7 h5 C5 c; o4 C. m) o& i6 V$ b- g5 Y
最终的目的是为了得到数据.拋开布线难度不说,地址出错,程序跑飞;数据出错,还是程序跑飞.哪个更重要?天知道.不过数据可以校验,地址可不行.
作者: mengzhuhao    时间: 2007-10-28 11:18
原帖由 yangcanhui07 于 2007-10-28 00:05 发表 8 D6 P9 j, f$ ?: I8 d
晕.什么比喻啊* c2 E9 u$ a6 G- b2 q
9 i8 l# x6 v* s7 R6 W8 W( V
最终的目的是为了得到数据.拋开布线难度不说,地址出错,程序跑飞;数据出错,还是程序跑飞.哪个更重要?天知道.不过数据可以校验,地址可不行.
多谈一下实际布局布线中的经验吧！
作者: yangcanhui07    时间: 2007-10-29 13:14
上面高手都说了,地址线注意拓扑,尽量采用菊花链结构,数据线分组等长,保证间距,最好参考地平面
作者: SHADOW    时间: 2007-10-30 12:27
我又多知道了一个为什么！呵呵！谢谢高手们啦！！！
作者: GHOST    时间: 2007-10-30 17:56
对于设置等长  是分组等长吗？ 个人感觉是   不过对于那些控制线和时钟线    一般和那个等长呢？？/
作者: zqy610710    时间: 2007-11-1 10:35
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作者: forevercgh    时间: 2007-12-24 14:40
原帖由 allen 于 2007-10-21 22:12 发表 # b9 i$ w# g5 I) _  o: d
3 R( D" A- B8 p$ t+ y# R' O* D( q( m
你的问题相当于问手和脚哪个更重要？
% S+ j& V) d; N0 M' l其实数据和地址各有特点，一般是数据信号速度快些，但是地址信号拓扑结构通常比数据复杂，所以两者都不能马虎。

5 m2 |- d0 x8 b
7 K3 g0 p. C# S6 D言之有理。依据系统结构合理安排拓扑才是正道
作者: joan2003    时间: 2007-12-25 09:02
可以学习哦!
作者: liujie123    时间: 2007-12-25 16:25
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作者: xiaofuaaa123    时间: 2008-2-18 16:44
SDRAM时钟频率多高之后必须要考虑等长匹配等问题？* t  M- a' l& s4 k
哪位能讲讲
作者: szkalwa    时间: 2008-3-18 12:08
原帖由 zqy610710 于 2007-11-1 10:35 发表 ) F" e; d1 L" f1 [
; O$ n; m+ ]  I0 g
个人认为，时钟线要小于或等于地址/数据线的长度。不管数据/地址怎么分组等长，一定好参考时钟线的长度设置等长。744
9 D( k) j8 b, p" @" v6 ]

! m3 G+ q+ W- c9 ~! M ,为什么我看到有的书上写的：! }- b3 ~; _1 g! P& J
由于上电时序的原因，因此时钟线长度要大于任何一数据线、地址线或控制线？到底那个是正确的？你没有写错吧！！
作者: yicf    时间: 2008-3-31 13:10
不错
作者: superlish    时间: 2008-4-1 17:16
原帖由 szkalwa 于 2008-3-18 12:08 发表
  P( Z. b& {$ |( n6 _# Y2 B* D/ D" n  G7 x( z  q2 \  [
7 U* p5 s2 j% l0 b& w" R) t  _# Y
,为什么我看到有的书上写的：8 \, @; B. t3 `/ e1 Z6 I3 s0 \
由于上电时序的原因，因此时钟线长度要大于任何一数据线、地址线或控制线？到底那个是正确的？你没有写错吧！！
8 G6 M8 w, D( D+ u/ I; S

+ w( u9 _3 k& y/ O记得微机上说， 时钟要先到达芯片， 建立个稳定的读写窗口 ，那么数据来时就不会出错。/ T: `4 s. F8 b  V) ?1 s0 A1 Y9 q
如果数据先于时钟，那么你读写的也许不是第一个数据，而是下一个数据，最坏的情况甚至是当数据都传输完了，你时钟还没来，那就完了、完了。。。。。。。~       
& V9 \; ?# C0 d4 i, b! q3 @
* _* J. l( c) ^& U+ y  W说不对的地方还请斧正
作者: forevercgh    时间: 2008-4-3 08:35
建立时间和保持时间的问题
作者: deant    时间: 2008-4-3 15:17
kan kan
作者: cmos    时间: 2008-4-7 17:49
这个问题的争议的来源，在于没有作信号完整性分析，信号完整性分析是需要时序仿真，在没有仿真数据的情况，一切的争论都是没有意义的。' i; v2 g4 F5 {+ r* E: ~( H
在layout上可以做到最佳拓扑布线和布局，但最佳拓扑不意味着，能获得最佳时序，因为，你需要等长逻辑等式来调整时序，达到最佳的性能。: F$ v; G' j$ ]) L3 q
8 _  i: N! E" w4 n
所以这个问题的答案不在layout这边，是一个永远无法解答的问题。仿真工程师可以给个优化方案，或者硬件工程是给个经验公式，但是没有精确的仿真（5%以内的误差），是无法达到最佳性能的，但很多时候我们只是达到了normal case，高频的稳定性有待商榷。, k6 c  V4 Z2 R4 n: `6 E9 {
: `9 y( r+ Q* i* W& @
此类的芯片，得最佳布局，就是片子,A,B面叠放，器件中间的via是分歧点，所谓1拖2，  再2拖4的分歧点在A面的2个器件中间，这个拓扑的布线和布局，要注意$ `" E- F- M; ?1 L: _0 Q8 K+ P
叠层的对称性，是可复制的。是layout最优化。关于clock，一般要求比地址线和数据线长，因为看沿操作的，在沿到来之前，所以得数据线和地址线最好是准备好的，否则你的setuptime会比较长，会减小你的采样窗口。
作者: amazing555    时间: 2008-4-18 09:20
等长是基于信号的建立时间的需要
作者: wenfang    时间: 2008-5-22 15:26
呵 呵，不错
作者: orchid    时间: 2008-5-26 13:14
那我们拿到一个比较复杂的板子，输出端子比较多（10个以上），采用主芯片及两个次主芯片做，7 _2 y* O1 {2 c* c9 ?4 s  D; V; h  ]0 S
要怎么合理的布局先呢！
6 m6 k2 J4 B! ?6 [  v
. \- @4 j* D1 A& q是不是每个板子画之前都要先做好拓扑结构规划？又是怎么规划呢？
作者: ccddll    时间: 2008-5-27 14:30
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-5-28 10:39
原帖由 ccddll 于 2008-5-27 14:30 发表
0 j" V; G1 j4 x; B
+ Z$ b8 l* r% ]9 f/ Z" A% j+ A+ |9 ?  ^! S/ K6 w
"关于clock，一般要求比地址线和数据线长"。。。为什么我看所有DDR内存布线规则都要求地址线比CLOCK长？
; m& v4 w. z/ C+ T  R9 m/ d0 v

5 Z( l3 T8 d! t2 A4 p# g& Kclock的信号在芯片内的管脚模型是和data和address不同的，往往clock的drive能力很强的，所谓长短的问题真的没有绝对，我只是说一般情况。你也可以让clock沿先到，然后等待data和address准备好。     那有可能同1个周期内时间不够，那可以等2~3个周期等，再决定读或写操作，时序是芯片的特性，每个芯片的特性是不同的。- l5 ]8 W5 s8 E- ?# t

5 b- d9 N* }5 D0 T  m所以不同的芯片，所谓等长处理的经验是不能套用的。
作者: creansr    时间: 2008-5-28 18:57
太复杂了，头看晕了。建议能不能结合一个原厂推荐条子的PCB实例，再结合DRAM颗粒的SPEC,具体讲一讲时钟和地址的处理。
作者: kyzone    时间: 2008-5-31 21:05
hao 学习了
作者: wpsghr    时间: 2008-6-12 16:18
虽然看的头大，但我有点喜欢这个论坛了
作者: kljy911    时间: 2008-7-14 15:52
给点实例吧
作者: yun12    时间: 2008-9-24 10:46
等长尽量短 参考GND  一般阻抗在60  不必那么认真   3W 一般为1W   注意时钟县包地
作者: anqi160    时间: 2010-1-7 16:13
时钟线包地会影响到地平面的完整性的，这种问题是要看控制器的参数的，不能一概而论同意cmos达人的见解!
作者: susie    时间: 2010-1-8 20:31
学习！
作者: wang20080808    时间: 2010-2-4 15:08
不错 !
作者: dawei.ge    时间: 2010-2-11 20:43
都重要，谁出了问题都不好受。
作者: CAD_SI    时间: 2010-2-11 22:33
一般SDRAM都会离CPU很近，所以可以不用考虑时序，如果离得较远，才要考虑，可以不用做等长。
作者: onlyonline    时间: 2010-3-17 11:20
回复 48# yun12 1 T; Q# ]9 T* M' s) @# D

8 B& K+ i- j" y" t) D0 H" J3 ?" q
    1w?那还有线间距吗？
作者: anne_qian34    时间: 2010-6-8 10:34
好复杂，学习了～～
作者: milvtu    时间: 2010-6-8 23:51
一般考虑到层数问题 3W线宽 不好做到的
作者: 297323713    时间: 2010-12-31 10:55
感谢分享
作者: hui_hui0228    时间: 2010-12-31 11:15
太精彩了，学习学习
作者: willyeing    时间: 2010-12-31 16:05
只有做好时序分析才是真正的东西，在任务很紧急的情况下可在google中搜索layoutguide，把它下下来然后按照它的要求做，能写layoutguide的都上大的厂家所以不会出错！！！
作者: dsws    时间: 2011-1-19 16:57
学习咯！
作者: lijun_0605    时间: 2011-3-20 11:22
一般把SDRAM的时钟布置在 数据总线的中间就行，时钟线最好布放在优选布线层里（就是线下参考面是连续的）这样一来就可以较容易保证时钟对准数据总线每个数据的中心，会有利于调试  至于数据线只要满足有每一根线上都有 足够的保持与建立时间即可，在信号完整性要求上没有太多要求 因为一般速度都不会太高 信号的上升时间也较长 较难发生信号完整性问题
作者: clp783    时间: 2011-4-14 17:44
随便看下
作者: zhouchengxiang    时间: 2011-4-28 16:53
回复 szkalwa 的帖子
' c7 f, a5 G- ?1 z
' i; }. f# j+ }一般都是时钟线稍微长于地址数据线
作者: cmsyu    时间: 2011-5-1 17:38
学习学习再学习！
作者: wcn312318697    时间: 2011-8-9 11:13
学习了，谢谢各位前辈分享经验！
作者: xieyifu    时间: 2011-9-10 05:00
太精彩了  膜拜各位高手
作者: winniewinnie    时间: 2011-10-5 21:50
学习了
作者: Dz久久    时间: 2011-10-6 21:50
学习了，多谢各位啊
作者: lcgoneone    时间: 2011-11-27 20:54
学习了，一般时钟信号比数据和地址信号长
作者: 雙魚Fei    时间: 2011-11-28 11:22
学习很重要！
作者: sinsai    时间: 2012-5-24 14:54
学习，谢谢！
作者: chenjf    时间: 2012-9-3 17:42
Allen 发表于 2007-10-19 14:28 : K6 n5 n" A8 B0 C
再来个配图：
" h  t8 V/ l2 x3 I2 c9 H/ f% q4 H
很遗憾，看不懂，(⊙o⊙)…



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