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标题: 在布SDRAM的时候应该如何处理地址与数据？ [打印本页]
作者: mengzhuhao    时间: 2007-10-19 08:52
标题: 在布SDRAM的时候应该如何处理地址与数据？
在布SDRAM的时候应该如何处理地址与数据？
  f4 \' G- ]) C- p! d如图所示：. k1 u) m$ \. V: k9 {* z
那些VDDQ与VSSQ是不是独立出来比较？
) s* _5 O$ L) W) C因为SPEC上说：
% }4 a8 U9 Y' {: uDQ Power: Isolated DQ power on the die for improved noise immunity.
; \1 o! L/ f7 O* c/ K/ g+ \; SDQ Ground: Isolated DQ ground on the die for improved noise immunity.
. h' d; J7 j1 a' _) Z, B8 ?频率可到135M吧
7 v- a$ H/ y0 |8 Q9 N2 v/ f* X% M5 P# W4 E- l( H& f
高手说说布局经验：）: {- S3 p( k2 y7 S9 p, L  j- q
" A) ^6 g$ E) n- D% u6 \
作者: pcb007    时间: 2007-10-19 08:58
SPEC已经说得很清楚了，独立的电源和地可以增强抗干扰能力。/ i) M- G8 |' q0 o" Q0 C" J
地址和数据一般的做法是分别等长就行了，如tolerance=100mil。
作者: superlish    时间: 2007-10-19 09:43
搬板凳来学习拉
作者: wing    时间: 2007-10-19 09:52
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作者: Allen    时间: 2007-10-19 10:53
原帖由 wing 于 2007-10-19 09:52 发表
; l- k& p1 Y0 k7 R' T, @# l搬板凳来学习拉3 e, [9 x* u& x. F* A3 o9 Q: |: w
地址和数据一般走在那层好点？是按照频率的高低来确定嘛？走线的原则一般是按３Ｗ原则走就ＯＫ了吗？
" `( p% z# W% h# g
如何确定哪些线布在哪些层？4 W4 \5 _8 n/ X( f
动手布线之前要把板子先排序：! f( b8 S/ B% U8 l# h) V
最好的布线层（由好到差）：1-2-3-4-5... ...; |& X- W  \2 l: B
最重要的信号（由高到低）：a-b-c-d-e... ...
: {7 m% ~& `" Q2 {8 ^7 S然后对号入座：
' M( N$ q1 d2 u6 o) ~1---a
/ Q' a; r* a$ M4 z8 z" x2---b
* v/ m/ a& [% W" q0 ]( j2 S3---c
2 b/ ~' v' ?3 ~# Z4---d
; B$ U$ ?; b: A- a  g! d5 Z5---e
9 V% i# o  M. Q3 h' i0 u... ...
! I3 u& j7 d( E) p1 P8 a% B2 I如果1层上布完了a信号还有空间，那就继续布b信号，布不下了再换到2层，如果2层... ...，同理类推。
作者: Allen    时间: 2007-10-19 10:59
走线的原则一般是按３Ｗ原则走就ＯＫ了吗？
; w6 H. [) E% x1 r5 M$ S# ~" f一般情况下是这样的，但要注意灵活运用这个原则。
作者: pcb007    时间: 2007-10-19 11:14
原帖由 allen 于 2007-10-19 10:53 发表
# b8 W+ }/ v$ v( G( r; s. |8 u7 B& i6 _: _" r3 ]
如何确定哪些线布在哪些层？# A* Q! O+ a6 D6 _3 @- g) g# h& L
动手布线之前要把板子先排序：
. Z% c9 \6 p. \$ K9 F0 ]% n( p最好的布线层（由好到差）：1-2-3-4-5... ...
1 ]! Y2 ~; U2 I: P! Y" v# ?: K最重要的信号（由高到低）：a-b-c-d-e... ..." N' y: v: ^5 d
然后对号入座：
% }6 ~8 M  T" u1---a3 U; h, z! c+ A1 k; j
2---b
1 t$ \5 K+ U- b4 d0 C/ V3---c+ O6 l  B' N' }
4---d
; I% y: O! Z4 c5---e. x) y" \: [9 h' I% S* N: J
. ...
: d; b1 b7 i, v$ E1 Z' a8 P- E
很务实的方法。
作者: wing    时间: 2007-10-19 12:29
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作者: Allen    时间: 2007-10-19 14:28
再来个配图：1 e% B  B' c, H
作者: mengzhuhao    时间: 2007-10-19 18:16
原帖由 allen 于 2007-10-19 10:53 发表
. P" k( d6 y; R) M& S  R: T0 x. l5 Y& l; C! C) w8 g/ v' S, u
如何确定哪些线布在哪些层？
  B6 H# x7 f' p2 z4 O动手布线之前要把板子先排序：
  b6 b0 y& l6 \9 A最好的布线层（由好到差）：1-2-3-4-5... ...; g- ~  c! q0 J6 t: Q
最重要的信号（由高到低）：a-b-c-d-e... ...
) n7 D8 o& y/ J, s然后对号入座：
9 R. Q8 g& ~( c% o5 ^* _/ c6 [# |1---a( R5 N& W% u, ]' p% {
2---b8 s; n( E; g3 U; ?/ _/ b
3---c
: L; A7 |; U5 z( u8 ^4---d
4 \2 h9 ~4 l; p0 z5---e9 K8 ^, z/ z- N& E( Q) _9 N
. ...
如何确定排序
作者: superlish    时间: 2007-10-20 08:40
原帖由 mengzhuhao 于 2007-10-19 18:16 发表
+ j- Q0 R/ @2 G/ F0 U如何确定排序

9 s. C1 S& l5 M2 G$ j- \0 V  N: V8 [4 q0 l$ f
【问高手】关于多层板的布局布线的问题
4 g4 n- H1 @+ g8 G% ~" q/ b8 Y8 ~1 p/ v; e
这个贴是你发的，应该是那样分吧/?
作者: Allen    时间: 2007-10-20 09:33
LZ忘了。
作者: SHADOW    时间: 2007-10-20 17:26
学习学习再学习！
作者: superlish    时间: 2007-10-20 18:35
原帖由 SHADOW 于 2007-10-20 17:26 发表 ! @- m: s  u5 M8 e2 z
学习学习再学习！
; {' M1 @4 z# Q1 a- C
作者: zqy610710    时间: 2007-10-21 18:38
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作者: Allen    时间: 2007-10-21 22:12
原帖由 zqy610710 于 2007-10-21 18:38 发表 ) c" ~  `; x9 `2 W/ g" l
请问高手数据线与地址线哪个的信号更重要 了??

2 u2 @2 @& k$ C. p5 D5 j8 c8 s/ d你的问题相当于问手和脚哪个更重要？ 8 ~  p2 B" S: |& ]% k" i; X
其实数据和地址各有特点，一般是数据信号速度快些，但是地址信号拓扑结构通常比数据复杂，所以两者都不能马虎。
作者: superlish    时间: 2007-10-22 11:19
俺不懂得什么大道理，觉得地址错了，其所指数据就没意义了，而数据错了，地址没问题，那个数据也没意义了，还占着地址，浪费地方 。 所以都一样重要   3 d) [) t( Y; @3 I/ ]$ l1 T* [
$ P4 Q! i4 y3 ^) X8 X: G8 [4 Q
  老土的看法
作者: zqy610710    时间: 2007-10-23 17:16
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作者: yangcanhui07    时间: 2007-10-28 00:05
晕.什么比喻啊1 j6 }7 K- q- x1 s- R( c
0 i: C$ u  j8 ^. H! o# j
最终的目的是为了得到数据.拋开布线难度不说,地址出错,程序跑飞;数据出错,还是程序跑飞.哪个更重要?天知道.不过数据可以校验,地址可不行.
作者: mengzhuhao    时间: 2007-10-28 11:18
原帖由 yangcanhui07 于 2007-10-28 00:05 发表 1 d+ [4 K# j2 i( j$ Z+ l
晕.什么比喻啊0 D+ O) ~, A: e8 L% \+ Z9 C

' S8 z" g$ x3 x* c最终的目的是为了得到数据.拋开布线难度不说,地址出错,程序跑飞;数据出错,还是程序跑飞.哪个更重要?天知道.不过数据可以校验,地址可不行.
多谈一下实际布局布线中的经验吧！
作者: yangcanhui07    时间: 2007-10-29 13:14
上面高手都说了,地址线注意拓扑,尽量采用菊花链结构,数据线分组等长,保证间距,最好参考地平面
作者: SHADOW    时间: 2007-10-30 12:27
我又多知道了一个为什么！呵呵！谢谢高手们啦！！！
作者: GHOST    时间: 2007-10-30 17:56
对于设置等长  是分组等长吗？ 个人感觉是   不过对于那些控制线和时钟线    一般和那个等长呢？？/
作者: zqy610710    时间: 2007-11-1 10:35
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作者: forevercgh    时间: 2007-12-24 14:40
原帖由 allen 于 2007-10-21 22:12 发表 % U. ?# f- v- T& Q" t) M' i4 Q6 s. L: v
1 H. b0 ^5 m% n0 m3 c! j
你的问题相当于问手和脚哪个更重要？ $ C& Z( g- T+ j9 x
其实数据和地址各有特点，一般是数据信号速度快些，但是地址信号拓扑结构通常比数据复杂，所以两者都不能马虎。

8 }7 X7 k# e8 _1 k' p( t
! _2 v( u/ n, K) y3 P, \( n言之有理。依据系统结构合理安排拓扑才是正道
作者: joan2003    时间: 2007-12-25 09:02
可以学习哦!
作者: liujie123    时间: 2007-12-25 16:25
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作者: xiaofuaaa123    时间: 2008-2-18 16:44
SDRAM时钟频率多高之后必须要考虑等长匹配等问题？  J' H0 m- m% _: {1 i5 x
哪位能讲讲
作者: szkalwa    时间: 2008-3-18 12:08
原帖由 zqy610710 于 2007-11-1 10:35 发表 ' M9 @1 j. x; J$ G
9 t3 s, s) r2 X: j3 ~) j
个人认为，时钟线要小于或等于地址/数据线的长度。不管数据/地址怎么分组等长，一定好参考时钟线的长度设置等长。744

8 Z, ^8 B# k& i2 \$ u  R) I$ L# `( Q( o( c8 B+ k9 g
,为什么我看到有的书上写的：
- D/ i% J& I7 D由于上电时序的原因，因此时钟线长度要大于任何一数据线、地址线或控制线？到底那个是正确的？你没有写错吧！！
作者: yicf    时间: 2008-3-31 13:10
不错
作者: superlish    时间: 2008-4-1 17:16
原帖由 szkalwa 于 2008-3-18 12:08 发表 4 \: H9 h* _/ t+ k
4 ?2 r+ P- [: \: F! \6 x. S

" @" {& b: k3 p7 j( Y) e1 i ,为什么我看到有的书上写的：: b! A. k2 g5 X; w
由于上电时序的原因，因此时钟线长度要大于任何一数据线、地址线或控制线？到底那个是正确的？你没有写错吧！！

, _( O) V' z- d1 @3 S
" Y. D6 Q9 v5 B6 `2 B7 T记得微机上说， 时钟要先到达芯片， 建立个稳定的读写窗口 ，那么数据来时就不会出错。( E. ~1 a( }8 ], z
如果数据先于时钟，那么你读写的也许不是第一个数据，而是下一个数据，最坏的情况甚至是当数据都传输完了，你时钟还没来，那就完了、完了。。。。。。。~       2 U, |4 t5 L' Y# w

0 y% C. H! B, u0 W' d说不对的地方还请斧正
作者: forevercgh    时间: 2008-4-3 08:35
建立时间和保持时间的问题
作者: deant    时间: 2008-4-3 15:17
kan kan
作者: cmos    时间: 2008-4-7 17:49
这个问题的争议的来源，在于没有作信号完整性分析，信号完整性分析是需要时序仿真，在没有仿真数据的情况，一切的争论都是没有意义的。7 h9 D8 }5 a! M; f! U. M
在layout上可以做到最佳拓扑布线和布局，但最佳拓扑不意味着，能获得最佳时序，因为，你需要等长逻辑等式来调整时序，达到最佳的性能。
0 k3 X# D# J5 t0 H. y& |% r! Z2 H" f2 A# q  h- M) `
所以这个问题的答案不在layout这边，是一个永远无法解答的问题。仿真工程师可以给个优化方案，或者硬件工程是给个经验公式，但是没有精确的仿真（5%以内的误差），是无法达到最佳性能的，但很多时候我们只是达到了normal case，高频的稳定性有待商榷。
' t) C( @+ `, Y) [0 A* V. v0 H( D: I0 B+ _
此类的芯片，得最佳布局，就是片子,A,B面叠放，器件中间的via是分歧点，所谓1拖2，  再2拖4的分歧点在A面的2个器件中间，这个拓扑的布线和布局，要注意
) v) h1 Y& Q: H# h5 Y叠层的对称性，是可复制的。是layout最优化。关于clock，一般要求比地址线和数据线长，因为看沿操作的，在沿到来之前，所以得数据线和地址线最好是准备好的，否则你的setuptime会比较长，会减小你的采样窗口。
作者: amazing555    时间: 2008-4-18 09:20
等长是基于信号的建立时间的需要
作者: wenfang    时间: 2008-5-22 15:26
呵 呵，不错
作者: orchid    时间: 2008-5-26 13:14
那我们拿到一个比较复杂的板子，输出端子比较多（10个以上），采用主芯片及两个次主芯片做，
9 U. W8 x$ W, l5 S8 X. A7 ^$ k要怎么合理的布局先呢！. g. H+ n' S3 ~
. N. n. O6 ^$ y2 Q& G" i$ I
是不是每个板子画之前都要先做好拓扑结构规划？又是怎么规划呢？
作者: ccddll    时间: 2008-5-27 14:30
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作者: cmos    时间: 2008-5-28 10:39
原帖由 ccddll 于 2008-5-27 14:30 发表
0 |5 X5 F' j4 e) e0 D5 ?2 c3 I: }
' I# f8 a; H+ J- R8 Z# F
3 s7 M" m" N" }% e+ ?8 R3 r1 I"关于clock，一般要求比地址线和数据线长"。。。为什么我看所有DDR内存布线规则都要求地址线比CLOCK长？
. s1 Z" W( ~8 Z- n, s7 j

7 T1 f* g: v4 g3 mclock的信号在芯片内的管脚模型是和data和address不同的，往往clock的drive能力很强的，所谓长短的问题真的没有绝对，我只是说一般情况。你也可以让clock沿先到，然后等待data和address准备好。     那有可能同1个周期内时间不够，那可以等2~3个周期等，再决定读或写操作，时序是芯片的特性，每个芯片的特性是不同的。" ^' S4 z: \" n# A2 @

$ r- w( w1 @8 ^5 o, r) i所以不同的芯片，所谓等长处理的经验是不能套用的。
作者: creansr    时间: 2008-5-28 18:57
太复杂了，头看晕了。建议能不能结合一个原厂推荐条子的PCB实例，再结合DRAM颗粒的SPEC,具体讲一讲时钟和地址的处理。
作者: kyzone    时间: 2008-5-31 21:05
hao 学习了
作者: wpsghr    时间: 2008-6-12 16:18
虽然看的头大，但我有点喜欢这个论坛了
作者: kljy911    时间: 2008-7-14 15:52
给点实例吧
作者: yun12    时间: 2008-9-24 10:46
等长尽量短 参考GND  一般阻抗在60  不必那么认真   3W 一般为1W   注意时钟县包地
作者: anqi160    时间: 2010-1-7 16:13
时钟线包地会影响到地平面的完整性的，这种问题是要看控制器的参数的，不能一概而论同意cmos达人的见解!
作者: susie    时间: 2010-1-8 20:31
学习！
作者: wang20080808    时间: 2010-2-4 15:08
不错 !
作者: dawei.ge    时间: 2010-2-11 20:43
都重要，谁出了问题都不好受。
作者: CAD_SI    时间: 2010-2-11 22:33
一般SDRAM都会离CPU很近，所以可以不用考虑时序，如果离得较远，才要考虑，可以不用做等长。
作者: onlyonline    时间: 2010-3-17 11:20
回复 48# yun12 ! a5 F7 i, A" g5 T" E
$ k7 K0 R* r, D" y+ i

' `$ D) S% @. `    1w?那还有线间距吗？
作者: anne_qian34    时间: 2010-6-8 10:34
好复杂，学习了～～
作者: milvtu    时间: 2010-6-8 23:51
一般考虑到层数问题 3W线宽 不好做到的
作者: 297323713    时间: 2010-12-31 10:55
感谢分享
作者: hui_hui0228    时间: 2010-12-31 11:15
太精彩了，学习学习
作者: willyeing    时间: 2010-12-31 16:05
只有做好时序分析才是真正的东西，在任务很紧急的情况下可在google中搜索layoutguide，把它下下来然后按照它的要求做，能写layoutguide的都上大的厂家所以不会出错！！！
作者: dsws    时间: 2011-1-19 16:57
学习咯！
作者: lijun_0605    时间: 2011-3-20 11:22
一般把SDRAM的时钟布置在 数据总线的中间就行，时钟线最好布放在优选布线层里（就是线下参考面是连续的）这样一来就可以较容易保证时钟对准数据总线每个数据的中心，会有利于调试  至于数据线只要满足有每一根线上都有 足够的保持与建立时间即可，在信号完整性要求上没有太多要求 因为一般速度都不会太高 信号的上升时间也较长 较难发生信号完整性问题
作者: clp783    时间: 2011-4-14 17:44
随便看下
作者: zhouchengxiang    时间: 2011-4-28 16:53
回复 szkalwa 的帖子$ b5 j4 E  E0 \2 W3 f4 R1 h
, V3 w! D! B6 m
一般都是时钟线稍微长于地址数据线
作者: cmsyu    时间: 2011-5-1 17:38
学习学习再学习！
作者: wcn312318697    时间: 2011-8-9 11:13
学习了，谢谢各位前辈分享经验！
作者: xieyifu    时间: 2011-9-10 05:00
太精彩了  膜拜各位高手
作者: winniewinnie    时间: 2011-10-5 21:50
学习了
作者: Dz久久    时间: 2011-10-6 21:50
学习了，多谢各位啊
作者: lcgoneone    时间: 2011-11-27 20:54
学习了，一般时钟信号比数据和地址信号长
作者: 雙魚Fei    时间: 2011-11-28 11:22
学习很重要！
作者: sinsai    时间: 2012-5-24 14:54
学习，谢谢！
作者: chenjf    时间: 2012-9-3 17:42
Allen 发表于 2007-10-19 14:28
5 F3 [; Z& \& w* `# M/ b$ _再来个配图：

% ^% o- Z; h7 h8 z: @* C/ ^很遗憾，看不懂，(⊙o⊙)…



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