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标题: synplify pro综合出的edif文件可以用布局布线工具布线吗？ [打印本页]
作者: mengzhuhao    时间: 2007-10-15 22:54
标题: synplify pro综合出的edif文件可以用布局布线工具布线吗？
synplify pro综合出的edif文件可以用布局布线工具布线吗？- l9 v7 P" V- C6 |; ^; b; |
不太清楚最终的过程是怎样的* o$ D. G7 i' I8 h' V  _
先拿仿真器波形仿真
3 t/ M8 M1 D$ B9 K) Y然后用synplify pro综合出网表？, g$ X7 w9 f/ _, q
然后把网表导入到布线工具里面？最后实现layout？
作者: alooha    时间: 2007-10-16 08:44
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作者: SHADOW    时间: 2007-10-16 16:04
  这个不了解！
作者: mengzhuhao    时间: 2007-10-16 17:27
原帖由 alooha 于 2007-10-16 08:44 发表
3 ^  X6 M$ u- N7 MEdif文件相当于芯片的网表，你说的布局布线是指FPGA的布局布线吗？这个好像跟板级的PCB设计没有直接联系哦。
不是FPGA0 |  o- q- b- Q, |5 ?
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
$ D7 A3 y1 S2 F/ v3 Z( X: M3 |; B" z( N  \! [, ]
是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】
作者: mengzhuhao    时间: 2007-10-16 17:29
原帖由 mengzhuhao 于 2007-10-16 17:27 发表
  s) x8 g# G" U+ H. i" V, p1 X2 ?+ G不是FPGA' ^: S: `3 i3 t5 g: `# s& _
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
2 J3 l7 x) c$ v! G
( N/ a1 F8 H( _- N- d是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

& c) y# o! L. g% A这样可以最终综合出版图文件吗？
作者: alooha    时间: 2007-10-16 17:35
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作者: mengzhuhao    时间: 2007-10-16 17:40
原帖由 alooha 于 2007-10-16 17:35 发表
/ H2 M. F/ S* l+ P6 i, @这个应该用Cadence对应的IC设计工具才行吧，Allegro应该是不能直接导入。
这个和allegro没有任何关系
1 l# N1 |# ]+ m* l* R" A1 _6 g因为上面我说的是vhdl或者verilog hdl综合出来的
, S8 D& B# I0 \* ]) T" J: L3 }1 B这些都是微观电路级别的，和cmos电路ttl电路可能相关
5 T, X) I, \. e2 f0 v- ~
* `+ u4 }  }0 q3 o8 O5 D. Z  O9 |# N: V, \+ @
所以allegro当然就不会支持了
作者: zqy610710    时间: 2007-10-18 11:26
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作者: alooha    时间: 2007-10-18 22:56
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