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标题: synplify pro综合出的edif文件可以用布局布线工具布线吗？ [打印本页]
作者: mengzhuhao    时间: 2007-10-15 22:54
标题: synplify pro综合出的edif文件可以用布局布线工具布线吗？
synplify pro综合出的edif文件可以用布局布线工具布线吗？
$ H1 e; F- e. `# P' I不太清楚最终的过程是怎样的
6 w  @% R0 C$ i5 ?# y* H, f- ]* U先拿仿真器波形仿真
3 u& F* g3 n+ w( V: u' p然后用synplify pro综合出网表？
* Q* a. ^# B  d  S1 f然后把网表导入到布线工具里面？最后实现layout？
作者: alooha    时间: 2007-10-16 08:44
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作者: SHADOW    时间: 2007-10-16 16:04
  这个不了解！
作者: mengzhuhao    时间: 2007-10-16 17:27
原帖由 alooha 于 2007-10-16 08:44 发表 , [( J3 `" _9 r) a6 h
Edif文件相当于芯片的网表，你说的布局布线是指FPGA的布局布线吗？这个好像跟板级的PCB设计没有直接联系哦。
不是FPGA4 v1 P7 ~# ~! P! B9 x, J
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
: p( d' U8 d+ b# [/ k1 H0 R' F9 ^# T0 p. p1 \, `, [6 |
是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】
作者: mengzhuhao    时间: 2007-10-16 17:29
原帖由 mengzhuhao 于 2007-10-16 17:27 发表
; y' f/ Y" a% m* a/ ~' b- p! u不是FPGA* @3 K0 B8 R3 O5 x, j/ S
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
) \1 C4 Q5 C+ s0 C9 j
, h+ l1 G# C8 R) t8 Q; r3 F% V是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗？【以数字电路为先】

- m& L7 Q# ]7 L这样可以最终综合出版图文件吗？
作者: alooha    时间: 2007-10-16 17:35
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作者: mengzhuhao    时间: 2007-10-16 17:40
原帖由 alooha 于 2007-10-16 17:35 发表 1 p* k2 I5 h4 u0 M' i
这个应该用Cadence对应的IC设计工具才行吧，Allegro应该是不能直接导入。
这个和allegro没有任何关系. X0 E4 M" s5 Q/ R/ b- o+ d3 ?/ ]( w
因为上面我说的是vhdl或者verilog hdl综合出来的
$ z& Q& K, W& f4 z这些都是微观电路级别的，和cmos电路ttl电路可能相关
- M) p: v5 \3 _4 X& d% u
5 j* G7 n3 x& n' `
+ n1 ~1 ~; b# b* G+ k所以allegro当然就不会支持了
作者: zqy610710    时间: 2007-10-18 11:26
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作者: alooha    时间: 2007-10-18 22:56
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