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标题: 捷波公司的电脑主板！（大家来找碴）！！！ [打印本页]
作者: cmos    时间: 2008-3-26 14:30
标题: 捷波公司的电脑主板！（大家来找碴）！！！
下载路径如下：
, E- _: h& U/ e5 V5 `' Ihttps://www.eda365.com/thread-1183-1-1.html
/ a8 E$ L+ J# _* K
9 s( a) w( V2 {- f. S3 Z7 y2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。' P* F  H- H# Y) e# {+ y
也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
! z8 S! M; i* X$ [8 D8 V
% ^4 e+ C& w( u- N; h4 d; s7 `4 p, f& T2 D
-------------------------------------------------------------------------------------------------------------------------------
9 q! v& P7 H3 i5 `& H/ \花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
0 G# v$ B( B7 @& U  D
" ~4 \$ V* c! Y' g大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。( ?: E( Y/ p2 q' W. x# A3 B

0 h# E' j- Z. X8 q% R但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。  B( x/ u/ @* d
4 y8 w- p2 L$ t% {) ?( o9 |! [3 J
[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]
作者: cmos    时间: 2008-3-26 14:35
铺铜篇（以下case，择其一，均不累述）
5 W* G, c$ B2 Y0 C4 t! ?- n# \3 A! u( d, u
1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
3 p/ z" L+ s  o" V- F  Y
& {& b4 d# j3 U/ E! b9 R2 v% E! k+ K, u! U
2：被via割断的浮铜* Y8 U5 u+ d4 |8 D

% X8 Z% m, r+ ?  C- Z! s: P; v8 n ( a" g: U* v5 v9 A
( ^$ {. @, s0 j/ X) A( q, s
3：via删除了，铺铜没有调整就是这样的
+ c7 a1 M8 `6 G% `9 r# l/ O! U6 J# M& y/ L% k5 p3 T0 O1 T
* D$ v. A# N; Z6 Y$ u

; b! y  j+ _1 G+ G7 }& N4：自动铺铜造就的小天线3 e1 k! g! ^; }  \
* ~, T+ H0 \, r: O( q

' j4 o  K3 C5 v4 P" ]5：从有利于焊接的角度，器件焊盘不要全覆盖更好。
9 B) J4 U8 _# h9 A( f" _9 A* H/ v% {3 E- J1 M4 r

) I" e( ^: }" A# ?
" i1 _7 T% @7 `, q+ d& s6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。
1 }$ M( C& D+ k& ^/ ~$ I! r/ t- `: U  f" m& K9 X& ]
; H; k) p$ v+ ]7 Y1 {
& g  c4 b* y* i7 ?) c8 s
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.5 W1 \0 s: u1 @9 q4 J

5 k2 L' _4 z# `; n/ Z" T1 R  Y1 I) l

, Q& {! w  Y: P5 Z/ M$ {4 b3 ]& m1 s
[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]
作者: cmos    时间: 2008-3-26 14:57
布线篇：3 v: F) d) ]" I( L& O4 n
& f" H" C! S4 r9 b, i/ P5 p+ o
1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。( P& G# N. y. Z7 o6 J
7 z3 |. d1 Y; R5 A9 q

2 O* g# z  p9 e# \
9 `' y' D7 v+ R1 _. N% O2：T分歧是无法避免的无奈选择，但也不是下图那样做的。
& f7 A. [" ^4 Y" ^
5 \* `: m& C9 p& [, H( p. j1 v' q" O! x+ V! _, ^

5 y3 C5 |* J; q7 L5 T9 m
' D" U1 h- j( h9 u/ B8 a3：电源部的电容，被如此穿越。
# A4 z; m  J% [$ ^! r' l# g此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。5 ?9 m- f: c: j5 f

! Y$ }8 ^& t. F6 r$ H; X/ w * i& f/ R6 d/ @3 o* x+ U0 d

+ _; r6 p" @3 h, ?其实空间很大，为何要一定要从下面走，还要贴着管脚" n6 Z3 F2 a4 b! K2 c2 v5 d- |
: U" q5 K8 e+ i
; d" |$ V+ S$ j/ D. M
" T2 G  I5 H% W) L  `$ Y. R8 w0 _
4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。- _' ~! o/ ]1 ^. }, d

5 U, D( ^  [; V
2 M/ e& S; T" a* g! @) K2 C+ C0 _% s' h
4 w, e. H3 T, `- R' z4 P6 }3 A& \5：可优化的差分布线，差分包地还可优化完整。( F9 x  [3 n. H
( V( v2 G/ U* y

: {; {7 P( z9 ]6 k# @7 i( N5 E, F. B# y$ c) B9 @. g& q
6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。, o2 m  M/ a: H& |3 Q
6 T% t8 L) R$ W" g" `8 V  q

8 C  W1 i" A* {0 f' T& D
# D$ C) d( R; o& y" E! E7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。  H2 e4 [5 s% }8 U9 O' u) E* U9 T0 j

  @" c' W. F/ F3 `( R! F; }  q
1 l' w3 [# i, X( z! H, c' s
5 `# t  P1 _& j9 u8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。9 j/ t  j" B# j0 c
* o1 ~6 Z" l" V" S9 U8 E

/ ], K  p3 k7 G
0 D$ o+ M# J, X. j0 u8 r9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。
* Z3 O/ o1 e8 `1 q2 |7 U+ g: q- K: w. y$ j
: D& s1 j0 W+ j1 c% v' [
0 ]# h, s6 O+ m- q5 p" ^. X& H
, O; N( r' W# y0 S8 r' F! w
细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。  ?6 m6 d, |2 k
为什么出焊盘的via从来就没有能打正的。
8 g$ D0 e* ]( p. q( O4 k: |" K3 o% g* z0 {* _  A* V
0 [, W( R7 g9 X' q: C

1 E( @; X9 u  g6 W& z! r9 n10：cline与shape互连时要小心，不要制造锐角出来。0 w5 j2 g( z/ K. E1 T( L8 d, C7 q- a

: R) M! w# H1 W) F6 \
% k5 [& E) A2 o, ?1 ^- S. ^3 C9 b# m; m$ |3 k
11：lock off的线，不是问题的问题，也是check中需要修正的一项。
' s; _) }4 W% t5 M
; g% v* P! h6 K% ?" s2 ~; j: O7 W% Q; q! u
设置篇：
# u* J* e( C  k' N
9 Z  ?6 s. H, K8 W1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？. @+ n6 Z" D; e
3 P% ^7 R/ l; z2 m- W, E/ a& ~' ]1 g* j
相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
3 T+ P; S# u+ c: E* q: I/ aNET_PHYSICAL_TYPE = PWR
' J. @; d6 A* |) E# M; D, B* W* a* ZNET_SPACING_TYPE  = BGA, R$ R& {2 k2 J+ D" e. n

9 |8 j0 a2 E+ T8 G( t
; {4 @3 \; V- L  |4 j ; l4 o& {8 l6 p3 r0 L

$ E% c2 x+ h( s- a0 I2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。& z! c; t; u0 a0 F3 I. V% l' Q
! Q3 O( q8 R- k

  |( r  W! C7 z( H5 k
' x8 q: x7 H2 [4 j9 I7 h4 {( r7 y3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
7 J: J1 a+ ]2 s' g但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。
" \5 \8 V* i( r: G/ h- P& i. `4 Q! I, Z, ~5 w: Y; N. P6 }. E
9 P1 o* ^9 b: M5 v7 ?( ^1 O8 I
  b, V9 M: l  t- s. F& Q5 s6 M
4:4个方向放置的带极性电容( J4 M( R6 m; H8 g! A
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。  Q8 H: q0 C8 m, o7 H" H( z; }, ?
8 Q* O! [, c9 Q! f+ _
/ ]; w* D3 m% N3 h

; F+ N% m( n: P/ N3 l' j  P丝印篇：
2 i- E# p" Q7 |这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
; E' u* x* U2 r5 v! h& U我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。/ R4 C! S, D+ m4 d8 @, D/ C. @' b' j

* z+ R+ u/ e* B7 U. J0 f; l1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）7 a- g- F  p4 b, z) W7 a6 O7 J
2：silk 文本和器件丝印相叠
' j$ j0 s, j2 T0 h: f/ A: ]% p- l! W& ?3：silk文本被via的drill打断。$ t! ~& V) S+ E" K

; @# P- u4 u8 r2 `; Y) e# W
4 Z$ S) _4 R2 g
/ K! @" g# d) B" K; \, m/ A4：叠在焊盘上的丝印
! m8 M" ?9 b2 G2 r# M6 A; o  W
) q& c( ~7 Z' m 0 {& Y1 [6 d# }1 f7 S8 l
  w' |& W# {1 l% b6 I1 J- ^$ j! \  L
5：竖器件，横放丝印
9 f: ^5 b8 [+ N/ i/ O
5 L( q+ I; b2 Y6 T7 O
+ H/ B8 N. y$ N. I8 X
) K9 l5 ?/ S4 g( p6：没有摆正的silk名字（有空间的）1 w! B  Y; U/ o! `9 ]; X, s

8 t3 @2 u" ^" |' [
- B# O7 h( S+ V* s  l; o
6 u' N% C8 i( \* e6 h7 k7：没有放齐的silk文本,如果用大格点放就能放齐的
2 r. P; l5 B8 ~% P3 }3 t/ ~5 k1 r  X5 N% s  \

+ L- I  T3 x2 U; P1 T( V8 g. Z7 y6 ~' I2 @5 K8 f* G0 X
8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
9 c) h# Q2 M2 \, B9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
) ]/ \" n1 w* F; v
$ W! O; ?: E% T( a3 a9 p, ]2 p2 n% [! @
[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]
作者: changxk0375    时间: 2008-3-26 15:41
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作者: zll    时间: 2008-3-26 15:48
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-3-26 15:49
原帖由 changxk0375 于 2008-3-26 15:41 发表
3 V$ S- Z: x0 F' ^8 h& q% v第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！
/ Y! s$ O9 `9 v" t5 Z2 T- I0 |6 s

' h. _( t' l$ i# W, ?+ k+ C铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。& B9 M7 g) V. \  [' ~! G
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。2 C" D7 l1 A, ?) r8 c, q3 |
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。
作者: ccj424    时间: 2008-3-26 16:08
在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。
作者: zqy610710    时间: 2008-3-26 17:28
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作者: may    时间: 2008-3-26 19:54
原帖由 allen 于 2008-3-26 14:55 发表 ( n) P, ]% D1 W% E  W+ _
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
0 ]" |  _" ]% g! d  hLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...
" R1 z% w1 o7 o2 p' a( T+ e
) C% {  W. @: |$ v3 |$ l% B
" `4 ~6 b5 ?: \1 J
. ~. S0 t9 |1 y  D5 i- x- D+ k5 H
二当家的所讲极是，
! ?, t& \% q$ u  `4 S0 d; W5 Y鼓掌！！！！
作者: may    时间: 2008-3-26 19:59
我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了
作者: gaiwu    时间: 2008-3-26 21:02
好帖!
作者: zlei    时间: 2008-3-26 22:26
大有收益啊！
作者: yrxinxin    时间: 2008-3-26 23:44
分析得有理有据，怎么看怎么像赶时间弄出来的。8 C& w0 a; t" K+ }' H' Z% n

2 t  `. B- g( W: a( M3 z& u布板的也太没有责任心了。
作者: changxk0375    时间: 2008-3-27 08:37
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作者: springs    时间: 2008-3-27 08:48
真的很多问题哦。。。
作者: elmma    时间: 2008-3-27 09:17
总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.

1.JPG (75.51 KB, 下载次数: 13)

1.JPG
作者: changxk0375    时间: 2008-3-27 09:26
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-3-27 09:35
原帖由 elmma 于 2008-3-27 09:17 发表
# ~- I" H' Q6 F" \6 J9 _6 K2 `0 m总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.

* {; N7 x0 i6 ^% ~1 f7 R* l4 O" q" S
- {/ O% A4 {  e' d4 X在drawing option上钩选cline endcaps就没有断痕了; T1 l7 A& c8 M- P) v
' ], C+ k- g$ \7 k8 W( G$ Q. O7 K
作者: elmma    时间: 2008-3-27 09:56
哦,呵呵.见笑了.谢谢
作者: xhymsg    时间: 2008-3-27 10:47
请教，T分支应该怎么走比较好呢？
作者: conquer98    时间: 2008-3-27 10:56
还需学习呀！
% f( h+ r  r0 G2 A3 b3 o# X# d顶下！
作者: xhymsg    时间: 2008-3-27 11:31
原帖由 mzsuper 于 2008-3-27 10:53 发表 ; `. R9 q% ~9 m* t: g4 B9 x
layou对主板function的影响应该不大,大概在20-30%
( l  H  p! W+ A8 W  @" W+ l但是大约60%emc问题都可以在layout的时候解决
  x' y# m+ e2 _0 i: h我们这边都是希望电容的via向里打,减小回路
0 G8 x  }! w) n! O$ O电容下面如果实在不行也是可以穿线的
$ \! H, a4 L% O+ j( Z( D1 Q8 D只是电感下面是禁止的7 O/ {/ y) y1 P5 p0 m# o
铺铜通常 ...

. V& `" M7 k8 a7 c+ u/ f  \是否因为如果从电感下面走线的话，电感的磁场，正好与走线相交，会被耦合？
作者: ccj424    时间: 2008-3-27 11:37
原帖由 xhymsg 于 2008-3-27 10:47 发表
5 d/ W5 {3 C1 ]; S* N  t请教，T分支应该怎么走比较好呢？
9 f! S) T5 a: D3 Y
. \. y. H- e5 T; x0 d9 p
3 E1 ?7 ]' Y" f! P- s
一般情况下我采用填补的方式把他填充成钝角。不知道这样是否能行得通，请高手指点。谢谢！
作者: shandianleo    时间: 2008-3-27 12:53
强烈支持楼主,楼主给了我们这么好的帖子,真是受益匪浅.
作者: yangcanhui07    时间: 2008-3-27 13:26
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。# t( i" y4 z$ Z  C& N
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ... [/quote]
2 O. `6 f; P9 c: y( }
# G$ T9 ]; d9 n/ _  J% I尖角会引起放电,所以要避免。ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?
作者: superlish    时间: 2008-3-27 13:51
quote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表 ) X8 h, y% I- H! V
ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?[/quote]3 f/ ~6 V% _1 ]) S
好像动态可以     静态就变不了了
作者: kompella    时间: 2008-3-27 17:09
原帖由 allen 于 2008-3-26 14:55 发表 % m( s1 J" S/ v# e; F
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
0 h( I; t* E' n7 C: C7 a' H* [LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...
, h9 T7 h" {/ I" X# U4 R2 A

' |; g' p5 j& l* M9 S$ Y8 C' E
' o( ?/ B1 l: G$ Z( h7 m$ |3 J3 W; c& O说得太好了！真的很赞同我们是处在学习中的状态，而不是一直是想学习的状态。
作者: kompella    时间: 2008-3-27 17:35
我想提一个问题：! l+ P: a: J- q2 i( P
! H4 {, H) y9 v* A1 @
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
$ \5 ^0 D' H7 V' I7 h
, d- O" b( j  r- A为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？
2 O5 v  j0 v' k- ?1 B# i8 T/ `1 f) R8 J% J
我最近用了一块QFN封装的器件，QFN封装特点是底部有一个很大的裸脚GND，Datasheet上指明了这个地方要和地进行紧密连接，以帮助快速散热。所以这个问题我现在很想清楚怎么做才是最好。
作者: kxx27    时间: 2008-3-28 08:55
提示: 作者被禁止或删除 内容自动屏蔽
作者: xiaopengzi2001    时间: 2008-3-28 11:30
天哪，楼主看的好仔细，我怎么都看不出来呢？
作者: cmos    时间: 2008-3-28 14:34
原帖由 kompella 于 2008-3-27 17:35 发表
: ~+ ^  n$ @: X& i我想提一个问题：4 r' Z+ h+ b: I
7 b: h/ k. v% K1 q& a
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
6 h7 Y" u5 w5 y* O6 c7 U/ a4 b; i  X# c" P, ]' k
为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？- ~' J% k: G  _* `; @
$ e2 J0 e+ x9 @
我最近用了一块QFN封装 ...
+ w9 V: z2 e% X0 B6 B8 a
! u' c9 B7 n8 _: e" t/ a2 \3 x" ]

1 @0 w* z. f3 K% y( Y) n3 V7 D7 mQFN封装的应用，应该不是我想说的场合。
9 {: Z1 N/ M( m* G通过GND脚进入到器件底部的铺铜就算跨越。就电器特性来说，影响都不大，我说的只是一个日单设计的铺铜规范而已。
作者: cmos    时间: 2008-3-28 14:42
此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.
8 z9 z3 [0 A$ O- |) [
9 {: x" t8 r  m7 w# `每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们薪水，就是ok了。
% i5 b8 [! o: f日单设计就是如此，尤其sony设计更严，每个细节都有规范的做法。很多可能觉得没有道理的。8 W1 a# n6 |; n$ o# ]8 b$ [  N, a
! U" k) p5 w- W  `) T
我是一个很懒的人，做好自己就可以了在不影响性能的情况下，有的时候也会放松下，打破一些所谓的规则。
作者: aiu    时间: 2008-3-28 16:00
好好学习天天向上
" R& }. B5 d5 ]* U
作者: chinsan    时间: 2008-3-30 11:12
好贴,学习中....
作者: linstaryu    时间: 2008-3-31 08:42
好帖，学习中!!
作者: youyou058    时间: 2008-3-31 10:30
谢谢LZ的好帜，希望以后LZ能多点评一些板子，让我们这些新手学到更多的东西。总版主也说得十分正确，很多新人都急于求成，在很多论坛下了很多资料，却很少去看。我们都应该谨记版主的教悔，静下心来，认真看完自己手中的每一份资料。
作者: xiáò虫    时间: 2008-3-31 14:36
学习啊....
作者: lindawang117    时间: 2008-3-31 21:12
看了上述图片，楼主总结得真好！ layout这项工作的确是要加倍细心的。我是个刚刚进入这个行业的新手，经过这一段的磨练，感觉自己不得不认真的考虑每一个细节。其实，这样挺好的，有一个良好的习惯就是一个良好的开始。向楼主学习！！！做完一个板子，就要好好地总结一下，下次才会有更大的进步。
作者: maxchang    时间: 2008-4-1 11:28
请问，如何人工修整铺铜呢？6 t& A) M0 n" {' {, Q( x
怎么操作啊？
作者: xhymsg    时间: 2008-4-1 11:50
原帖由 cmos 于 2008-3-28 14:42 发表 3 B) C# A1 I* l  ]: T. `$ [
此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.( W0 {& L0 K1 |( w
5 n+ c, D2 i& a. Q0 g* m4 o0 u
每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们 ...
很赞赏这种做法，不过平时还是可以讨论的
作者: someone_sl    时间: 2008-4-1 13:05
看了楼主对layout的分析，感觉受益良多啊呵呵
作者: may    时间: 2008-4-1 13:45
原帖由 xhymsg 于 2008-3-27 10:47 发表
# C' ?, C$ \" O& y% [% D: f1 @4 n请教，T分支应该怎么走比较好呢？

) s/ y/ r1 X0 M2 E
! m! l! r' n4 a" j& l, t; \走Y字呀
作者: shuizhuan    时间: 2008-4-1 22:44
提示: 作者被禁止或删除 内容自动屏蔽
作者: WS99    时间: 2008-4-3 19:58
学习了。讲了太好了
作者: franke0000    时间: 2008-4-8 09:08
虽然看不太懂但是还是顶一个，楼主辛苦我们菜鸟一组就靠你们这样的楼主学东西了，向此类楼主致敬！！！！！！！！！
作者: linda    时间: 2008-4-8 15:34
虽然我的水平不高，但是也能看出来这个板子布线太“  粗糙“了！
作者: hotboyfore-tek    时间: 2008-4-9 22:57
看来真的很复杂呀！
作者: droden    时间: 2008-4-12 12:13
原帖由 cmos 于 2008-3-26 15:49 发表 : F8 z% I; |3 h$ F9 V6 ~) p8 K
. V  C3 Y) }$ @! @% R& H

# B) e6 L) Y0 b( G- A5 D0 o# l铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
. @2 z4 _. F0 j7 t+ a/ A: n/ [虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ...

! s. e, D8 [/ Z- ]4 S: U1 \3 V楼主是非常有心的人，在这方面给了我们很好的借鉴。
: \; f+ J5 X! S" V4 o0 L1 g但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
# G) U4 C) j1 `* w9 e. S铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点一点的修，是一个非常大的工程，
* n( C3 `2 E+ y! @! U& j会占用很多的时间，而且还不能保证把锐角都去掉了。对于地的问题还存在比较大的争议，我们怎么来判断地线对信号带来的益弊？？
作者: cmos    时间: 2008-4-14 13:38
原帖由 droden 于 2008-4-12 12:13 发表
/ v8 q9 ~, ]* ?
& c7 s. u+ i. c楼主是非常有心的人，在这方面给了我们很好的借鉴。
" G+ v- l: b  B$ {: Q但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，* q( M( J; R5 Q* [/ C
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

" E. x; v" ]/ K+ A, c8 t1 X; A1 u) n3 J6 ]
是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。/ ]2 C) d. `7 k6 g% T* C. `
意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。& q  _+ R6 `/ l7 M( ]

) f) o" K$ w2 s* B3 O1 @6 {所以不是不能完成的任务，只是你做了没有的。
7 n, M2 f& n# ]" P6 j! N+ ]其次就性能来讲，哪个性能更好，这个没有争议吧。4 f8 U% U. U  n/ }7 B6 b; t6 Q

: G: s6 |; u! t等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。
: }3 Z& ^6 h! ^* `5 R; K+ s; u' e9 e4 p# _- @; r( k' R/ k* c2 Z
[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]
作者: daicy    时间: 2008-4-15 16:59
感谢楼主，希望早日出现你所的标准，给我们这些菜看下
作者: daicy    时间: 2008-4-15 17:02
看到了楼主的标准，真的不错，多谢
作者: yicf    时间: 2008-4-16 17:16
多谢了
作者: peersen    时间: 2008-4-17 13:32
我顶你个肺！！！！！！
作者: howard2010    时间: 2008-4-17 16:14
标题: 看完了，说下，
这个电脑的主板速率不高，可能他们boss觉得ok了吧，
' _1 T" _/ @& N) u0 }+ C按照我个人的看法，我们这里上一个板根本完全不能那去生产，! @. `! T& [2 Y, t! ]; M8 v$ X
但是老大说可以了……$ B( W0 {* u# ^* _" t
我也就象前面你们说的，我不会去指出别人哪哪哪不对，个人理念不同，老大说行就行咯，
作者: guog    时间: 2008-4-19 17:58
也想学习一下可是我下不了那个文件！
作者: daling    时间: 2008-4-21 01:37
很多我还不懂,看来我还要多多去学习一下了!这些都是很好的东东呀
作者: gloryice    时间: 2008-4-21 11:35
向楼主学习~~~
作者: kljy911    时间: 2008-4-22 17:47
学习,楼主理解透彻个,高手
作者: xhcgy2003    时间: 2008-4-23 09:49
非常值得学习。
作者: 海之大为洋    时间: 2008-4-23 22:57
图文并茂
0 L7 G/ b6 j8 U7 d& W% b2 N7 x- B& y好贴+ J/ I9 ^2 T" F, c! g2 e$ P
谢谢楼主! x/ H3 R  K( g; Y8 ?
我们菜鸟一族向你致敬1 j, z; F8 Q& J
作者: tsb0574    时间: 2008-4-24 16:40
楼主太强悍了
作者: protel    时间: 2008-4-25 00:52
这帖我收藏了，经常翻出来看看．非常感谢楼主．
作者: shasha248    时间: 2008-4-25 17:14
向楼主致敬!讲的太好了,让我们受益非浅,顶!!!!!
作者: anlushi    时间: 2008-4-26 19:07
讲的有道理，好好向各位学习！！！
作者: try007    时间: 2008-4-27 21:12
一口气看完学习了不少东西，虽然有很多东西暂时还不是明白，但是相信续继学习就能明白。 谢谢 在一起交流的朋友们！
作者: hedgehog24    时间: 2008-4-28 22:29
好贴呀，看了之后，学了很多。谢谢了。
作者: leex1983    时间: 2008-5-1 22:14
果然是好贴，我是先顶再看，看来还顶的!
作者: skoic    时间: 2008-5-2 23:52
学习了, F& v; c. j8 i7 p
非常好
作者: wty412    时间: 2008-5-14 11:26
分析的不错，顶一下。
作者: zsq0503    时间: 2008-5-15 15:16
楼主分析得很好，有些细节的地方是值得我们关注的。这样才能做出好的作品
作者: ccddll    时间: 2008-5-28 17:37
提示: 作者被禁止或删除 内容自动屏蔽
作者: creansr    时间: 2008-5-28 18:44
楼主果然是高水准，看到了很多自己有点问题。这个捷波有问题，其他人的问题可能有不尽相同。楼主一定看到过N多工程师的不足，建议写一个常犯错误集，像这样图文并茂。这样大家都可以警示自己，严谨工作作风少犯错误。
作者: qwemm9    时间: 2008-5-30 21:11
如果没锐角那么面积不是大大减小了吗?
作者: nj0512    时间: 2008-6-13 13:50
好贴,受益非浅!
作者: mn19842008    时间: 2008-6-19 13:11
好贴 佩服
作者: GLANG    时间: 2008-8-5 16:15
没机会做主板，有的能理解。
9 F8 M4 u+ [" g4 l) w& b) D9 S2 t 还有不理解的，看来我还得找个人带带我！
( i  Z" T, x! O! J# N: F& M感谢楼主，让我认识到了不少存在的问题在。
作者: lara_bxc    时间: 2008-8-11 15:44
原帖由 superlish 于 2008-3-27 13:51 发表 / M6 B7 r" {2 A9 b
quote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表 - Z# r& m! j6 F8 \
ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?

2 h" d4 s- P4 \, g0 f- e好像动态可以     静态就变不了了 [/quote]$ g' ^1 ~0 D  V5 |
% z6 x. N5 |& U% S# ]. N. c- {7 m
请教：动态的应该怎么变？
作者: adaegg    时间: 2008-8-19 11:43
确实好贴！这块板子确实比较糟糕& q) j' q! _6 f% W+ J  E
T分歧到底怎么走比较好，我总觉得自己走的不太好，请lz明示
作者: LHDDSHL    时间: 2008-8-22 14:44
标题: 说得非常好
Allen CMOS果然是高手,我倒希望站长专开这么一个分析PCB的栏目,这样的分析比纯理论来得效果更好! k  x1 v0 Q4 O8 ~8 g+ [
& y& r' s& G- K1 S7 J  n! y: x
要是这么做了,国人都会被吸引到这里了 $ A3 J0 ]( Z1 Z# i+ ^  ?& {# B3 T) |3 x, F
# E9 ^+ g. _" s- P9 ~  z* r
[ 本帖最后由 LHDDSHL 于 2008-8-22 14:47 编辑 ]
作者: lt169    时间: 2008-8-22 16:08
好帖得顶！
作者: jasonlu    时间: 2008-8-24 23:00
T形应该这样走
作者: adaegg    时间: 2008-8-25 15:35
原帖由 jasonlu 于 2008-8-24 23:00 发表 0 g% ?! n$ d# V1 S5 K
T形应该这样走

- w. x. O7 g; }1 |( Q怎么样走啊？
作者: sml008    时间: 2008-8-27 20:54
作者: keyandlin    时间: 2008-8-29 20:40
值得一看。
作者: terminator1983    时间: 2008-9-20 14:00
好帖，受益匪浅
作者: liweijie    时间: 2008-9-21 15:41
很多我还不懂,看来我还要多多去学习一下了!
作者: yun12    时间: 2008-9-23 17:10
LAYOUT 需要仔细小心 不厌起反的修改
作者: 忘顰    时间: 2008-9-26 09:56
标题: 回复 86# 的帖子
Y型走线，就可以避免锐角了。
作者: yun12    时间: 2008-9-28 11:22
很不错
作者: aimi0906    时间: 2008-9-29 16:06
学到了不少,做夏普的板也是很讲究的.
作者: jinshan010    时间: 2008-10-23 13:05
好好好啊啊谢谢楼主，张见识了
作者: lj905722    时间: 2008-10-23 13:57
前想请教一个问题对于双层板，遇到分支，lz会怎样处理
4 B# v% j: I9 D  ~除去走成120之外，如果完美打孔再走有什么影响？
作者: kellerman    时间: 2008-10-24 00:52
哈哈 不错，多开几个这样的例子吧。
作者: xingzhang    时间: 2008-12-9 23:02
好帖,值得研究
作者: 中国水仙    时间: 2008-12-13 22:19
楼主图文并茂的讲解太深刻了，谢谢分享
作者: cyq155351394    时间: 2008-12-16 07:53
不错图文并茂，让我这新手长见识了！
作者: wesnly    时间: 2009-1-15 09:18
真的不错
作者: jeremy    时间: 2009-1-16 09:55
向楼主致敬！
作者: w8m8m8    时间: 2009-2-6 11:15
首先非常感谢大班们的辛勤工作！3 B, G# C& o% I) y# g; w
我是一个学生，但是也感觉这个板子走的比较粗糙。有两个问题想请教一下：  Q) M3 G; H7 c7 z, l  ~
1、关于敷铜，我用的是PROTEL 99 的，并且以前做的板子很少手动敷铜（很惭愧！）。我想问一下，PROTEL中可以手动敷铜吗，还有就是铺铜篇第三图中一根导线接到敷铜上是什么意思？（我在protel 中自动的敷铜好像都是与导线全方位、处处相连的）9 ^! F; k1 z; L+ }# P/ D: T
2、我在走45°拐角的时候都是使那段拐线的长度大于线宽的3倍（原来在一篇资料上看过的，记不大清楚了，好像是关于阻抗匹配、均匀性方面的），请问有这种说法吗？
作者: cmos    时间: 2009-2-6 13:36
首先非常感谢大班们的辛勤工作！, T1 J- u0 j$ e! D# v# W$ d  N
我是一个学生，但是也感觉这个板子走的比较粗糙。有两个问题想请教一下：& o( x: S1 Z0 ?" ~( S* W3 ~
1、关于敷铜，我用的是PROTEL 99 的，并且以前做的板子很少手动敷铜（很惭愧！）。我想问一下，PROTEL中可 ...: r1 _- U# M! p2 Q& ~
w8m8m8 发表于 2009-2-6 11:15

# E" k6 A3 h) {3 i
3 [- ]" Y. J$ a" f& x4 _/ R$ @1：protel 99没用过
) B9 h! v+ x3 @2：没听说过这个说法



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