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标题: 捷波公司的电脑主板！（大家来找碴）！！！ [打印本页]
作者: cmos    时间: 2008-3-26 14:30
标题: 捷波公司的电脑主板！（大家来找碴）！！！
下载路径如下：0 w9 n/ `& x; L% ^( e1 S
https://www.eda365.com/thread-1183-1-1.html
0 c% W, T% f) C3 v1 [* w. |2 Y# v% ]3 n7 @9 {2 g# n( d0 B+ A+ F
2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。( e( ^/ Y8 b, y
也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。2 ^- w' W4 t- o+ s3 y% b5 ]
6 N! k$ L& y& n/ z

; u3 ]$ U$ Q: @* n+ r: c, h-------------------------------------------------------------------------------------------------------------------------------
# e4 @6 e% I. U6 o( C1 a3 `花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
" |- E! m* `0 M  e' M5 o0 P  _/ i; D" K1 Y3 X
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。
& S2 B% i; Q" S; B( r
) N5 ?/ h' B3 E: w3 g/ ]9 @* M但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
" L  \& z5 I3 G; W( h! ^6 ~+ l( s
) k3 r; i5 G6 z. R3 O3 c& R8 j[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]
作者: cmos    时间: 2008-3-26 14:35
铺铜篇（以下case，择其一，均不累述）
. f# U9 m. m6 l" N$ i- R% p; J/ U* G9 B& a! Q0 R8 k4 {
1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
; T( b; G7 t6 v, U5 G ) u4 A& ?3 _/ W7 w
$ ]& U: b) Z5 X4 g
2：被via割断的浮铜
# R. c/ ?' _2 c: L, F" }1 H7 q- L: v8 ~
- B3 v) a7 G4 _

7 l" }1 W, \; @# a. D3：via删除了，铺铜没有调整就是这样的
2 F; a( j" Z* A1 i
- K: c0 a: e$ T! P- T5 q 1 Q5 z# f7 A) u. B  q8 Z: V* M4 v

  J: ], |' ~; @+ Y+ \6 J4：自动铺铜造就的小天线
( b& {/ }' k) V/ B 4 A5 g) y& w) ?; J0 N

0 K6 E% f& z# ^0 E; J7 r! Q* g5：从有利于焊接的角度，器件焊盘不要全覆盖更好。* m: M( w2 v8 J3 c5 K6 S  a

- }; i1 S; x$ B) A / ]1 d) x3 y9 j& H8 P. j0 C

9 Z/ j- }! g" Z  f6 b: o1 l4 ?6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。
0 @: N2 i3 t  K3 H$ h% k$ F
6 m. _- Q2 [: q& H4 s% k- K4 } 9 U& U( H5 w0 D0 S
# D0 K, `5 L; d5 p7 U1 D
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.4 u+ q5 q3 `9 t$ ~- v$ R
) \% k3 V8 m+ T! h
8 ]0 v, |! r; l
2 A6 h" q( I& v

8 m- Y  S6 a4 c/ T. p2 n[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]
作者: cmos    时间: 2008-3-26 14:57
布线篇：
9 f  d4 k: Q. d. v( G/ w2 x( [; E8 q% k* \; F# m6 C9 s3 b
1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。
$ o, d2 v) ^2 J" v+ X5 E$ f
) Q* {+ z0 e+ G- l7 {
+ p7 Q- U% k0 z% E( m' a; u! O1 J
- E4 L1 M3 B; r! w" o2：T分歧是无法避免的无奈选择，但也不是下图那样做的。8 D  g3 Q+ u7 Y$ Y, e4 v
+ {( {7 \9 o/ T5 K+ B4 h
  q% ^9 Q. g, B2 B1 `
1 s! h8 h2 g- [. n' X& O6 E
6 t2 R( ]+ n4 o1 S  A
3：电源部的电容，被如此穿越。
  f  D9 A/ B# _9 `, @此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。
2 p: H; K& b( e: [
5 {! _) S) N3 `5 D1 l5 T
* x$ C2 F# s6 B+ Y; C0 o0 [- X, D- T+ Y' t
其实空间很大，为何要一定要从下面走，还要贴着管脚& u/ N* k8 y4 e) J0 t1 k
/ y& W' R& B0 o# ~9 |

" E* M( e. s# x, n1 k' z4 C. J1 ?: [
3 R+ `8 Y; K( Y- i+ X4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。
" a1 q+ W7 z- h# M2 s3 c0 f/ F! Y* s, ]

& k( ?; {& {: U" D, v9 c
( {/ w3 z( r' _* v6 m; C' G" i5：可优化的差分布线，差分包地还可优化完整。
7 Y- x& T, V$ L5 y
- \& {( F2 P+ Z7 p$ u" b/ f
2 j& K$ G" N7 g
/ Q) g: j/ q: \6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。9 F9 O  R+ ~$ D" G5 w
8 V, b5 @3 R5 Z$ E6 f9 i5 f
6 }! a8 t# s1 |7 z. n% P
( E# W  o8 p5 t2 j3 y# |
7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。
  \5 ^* Q% |2 m) \( b' C  j5 w5 J
! ]3 G4 v, o0 S7 p5 S
7 `, E2 D8 o, D5 `3 x# {. C6 ]; h# n8 E8 h$ M) c
8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。- {1 P8 I1 D' ?1 ^& s
/ H( C/ c, i* T2 i; j9 Q# v

- e) D* n6 U1 g3 B. ^$ C' B. C: b% H" q7 d0 G9 b+ g2 \
9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。
+ b+ \7 q- h' P# F7 Q3 x/ S8 A; W- [1 C
% ?0 v- N& ?% x' H& a
; \& R! }7 h. ?. W8 r- y! e

& N7 M* p: [, P& q( X细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
9 X  N- D1 j7 V! f' |1 k为什么出焊盘的via从来就没有能打正的。* F$ h1 @% a/ Y- `. u
1 G# n" i5 P( q- @. G
5 R6 ^. B; `5 c! }5 F

3 y- a7 s+ b3 k9 y10：cline与shape互连时要小心，不要制造锐角出来。) H. |/ k' @, `! A

- L% _" X7 ~: U' z7 y$ e
2 w0 ?- }6 Z" O8 C# f7 ^& `# x+ o; {7 c. m4 _" s. G! l& ~/ q" m
11：lock off的线，不是问题的问题，也是check中需要修正的一项。, d# V  E; X) {4 ^2 j

6 U0 R, d0 W0 G" |% Y. l# r9 y1 G1 s
设置篇：
- y: Q2 M1 Q: A5 o, l. {2 Q/ B1 v( v/ T: r
6 s  n8 U1 B% |4 O7 X, z1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？
: o$ K8 w' e/ u7 [- _
/ X  q5 Y+ H( h相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
+ Y- }' k% @- H& @NET_PHYSICAL_TYPE = PWR
# c0 B3 j9 H4 `: [* u) |8 ~* BNET_SPACING_TYPE  = BGA
, Q3 t2 I' T: G/ V7 s/ f7 V! ?6 Z; }: ^" ?- v2 ^8 i/ x0 u
! V0 C. J4 O5 ~* B
4 ?7 _: f: `) [# g) |/ O) H1 \

$ K" ^6 V, G$ g% B: S$ I8 |- v8 d2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
5 ^; K# X: K" {/ ]- [8 @' y$ q! r1 K# Z% A+ x( b! j  N& b

2 c: Q# [3 [1 ?
# {8 M1 U' t0 u5 ?1 T3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。0 _  P0 ?$ G) V7 V* Z
但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。/ N" Y; W- l" }1 }

: V. N. G2 m8 {) v6 M
/ y0 Q7 H+ B7 i" |2 {+ @- x5 F# C3 l
4:4个方向放置的带极性电容. g" q" C& ^3 X
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。' F0 R2 h* Z8 x% }8 ?/ p5 R- s$ y% U

. R* W) ~$ v) y  I! }
1 Y' N  d2 N" f4 f/ g8 h* O: m7 b( x4 [% X
丝印篇：7 y1 W+ D; o9 l$ y; y4 u: j: f
这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
  ^8 i9 y. c% f我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
0 l2 K; k5 G( A4 q- e! L3 I- C8 S5 \
1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）/ q9 ~9 ]8 m& e+ \; k
2：silk 文本和器件丝印相叠) d# m7 n: b4 O
3：silk文本被via的drill打断。' y6 P/ T0 [: Q! L% D. k
, ?! q- v6 N) F0 B4 A+ J& ]
+ F$ {! g& C% Q/ }) L7 }
& \9 n; M9 L7 p$ |0 C9 P
4：叠在焊盘上的丝印
4 ^: S& m, K% A9 [. y3 O3 v6 \% K- _! q1 y4 e
; S, d. V) k- l  a) N. R. [- k
$ I" |  u2 U" o, b8 q
5：竖器件，横放丝印
* l, r( s& ^$ w; v' _
* V) Q  I" O3 @; q
3 |  c0 M/ l6 s8 G) U5 l0 @; P$ A  i" t; S* `- F
6：没有摆正的silk名字（有空间的）" {: I: i" q- j/ q& T, u
1 n, y! E+ z1 j+ [8 L' ?5 e) t
& ]7 D6 A0 I3 P! {
, ?- Q& X8 P3 }* P; |. D/ r. Z! F
7：没有放齐的silk文本,如果用大格点放就能放齐的
% T& L, r) l- \
3 }! J6 L. L' S* _$ f
' {, i" E2 O  ]" u& S6 j0 e
" U" J" H. V) z- u1 x4 S8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
; I' S2 t: y! u5 p" S# V7 ?, X9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。1 l: t9 q& f. e+ m

! @: ^, [0 Y9 U. s" S  O) w' p0 {" q/ x6 V. N; Z! n: w
[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]
作者: changxk0375    时间: 2008-3-26 15:41
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作者: zll    时间: 2008-3-26 15:48
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作者: cmos    时间: 2008-3-26 15:49
原帖由 changxk0375 于 2008-3-26 15:41 发表
' v5 v- ?+ d, l3 L: B1 R* J第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

$ _# S3 ~' \3 _* D: K: r1 _/ M! S- ~" D: ]9 A" j; J
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
% L% W& J; y$ d" k虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。. Z( O) b9 N' Q$ X
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。
作者: ccj424    时间: 2008-3-26 16:08
在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。
作者: zqy610710    时间: 2008-3-26 17:28
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作者: may    时间: 2008-3-26 19:54
原帖由 allen 于 2008-3-26 14:55 发表
# B' G7 ?& g# h现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。5 V, N4 n5 u6 P) j
LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...
) g0 V& J. _+ S) a9 l. ?* Y

  y6 G( X% w: B- w2 T# n( K
2 b8 d, _2 \# {) W. h9 P, |2 s& Y: v! O3 f% {
二当家的所讲极是，
# `2 Q- C& A# R- b& s3 B鼓掌！！！！
作者: may    时间: 2008-3-26 19:59
我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了
作者: gaiwu    时间: 2008-3-26 21:02
好帖!
作者: zlei    时间: 2008-3-26 22:26
大有收益啊！
作者: yrxinxin    时间: 2008-3-26 23:44
分析得有理有据，怎么看怎么像赶时间弄出来的。) d' Q8 A, ?2 c' J( M# y2 U" k

: }/ L$ }5 t) C) K% I布板的也太没有责任心了。
作者: changxk0375    时间: 2008-3-27 08:37
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作者: springs    时间: 2008-3-27 08:48
真的很多问题哦。。。
作者: elmma    时间: 2008-3-27 09:17
总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.

1.JPG (75.51 KB, 下载次数: 14)

1.JPG
作者: changxk0375    时间: 2008-3-27 09:26
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作者: cmos    时间: 2008-3-27 09:35
原帖由 elmma 于 2008-3-27 09:17 发表
: D6 z5 d! b7 w, ^( [* u  H. H总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.
. U0 s6 g. z1 _& r  L& c! T
1 y; ?$ r0 s" R8 D0 u6 s8 z
在drawing option上钩选cline endcaps就没有断痕了& d9 d. [0 I' X* p$ `) x; q, t0 t
- w5 p: s0 C  ^& w
作者: elmma    时间: 2008-3-27 09:56
哦,呵呵.见笑了.谢谢
作者: xhymsg    时间: 2008-3-27 10:47
请教，T分支应该怎么走比较好呢？
作者: conquer98    时间: 2008-3-27 10:56
还需学习呀！
/ `' F0 u$ o; l4 l1 R+ Q) n! k: N/ s) g顶下！
作者: xhymsg    时间: 2008-3-27 11:31
原帖由 mzsuper 于 2008-3-27 10:53 发表
$ x2 u& Y$ I; |) Zlayou对主板function的影响应该不大,大概在20-30%
8 [0 B8 i3 c7 t) ^, _8 h但是大约60%emc问题都可以在layout的时候解决
; t2 \, f, Q6 ~# S5 m8 W我们这边都是希望电容的via向里打,减小回路. _0 q' I7 l1 x5 q: C9 Z
电容下面如果实在不行也是可以穿线的+ R( i' `  Z' Z& ^3 ^
只是电感下面是禁止的
9 G: r8 v" q3 S. ?铺铜通常 ...
% s0 @7 |! t: o& g
是否因为如果从电感下面走线的话，电感的磁场，正好与走线相交，会被耦合？
作者: ccj424    时间: 2008-3-27 11:37
原帖由 xhymsg 于 2008-3-27 10:47 发表
/ _5 K6 k+ X6 c5 P* T请教，T分支应该怎么走比较好呢？

0 g: E, B8 M4 v$ i4 a+ H. g
% T* ]0 f+ z2 f1 Q; n/ ~& `* }" P/ |: b) q# Y" M% J# B" L
一般情况下我采用填补的方式把他填充成钝角。不知道这样是否能行得通，请高手指点。谢谢！
作者: shandianleo    时间: 2008-3-27 12:53
强烈支持楼主,楼主给了我们这么好的帖子,真是受益匪浅.
作者: yangcanhui07    时间: 2008-3-27 13:26
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。, S7 [$ t2 r+ S! |+ c
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ... [/quote]- B1 K& _1 s! o
3 I* h0 g6 P5 }& G8 z
尖角会引起放电,所以要避免。ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?
作者: superlish    时间: 2008-3-27 13:51
quote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表 0 W* j, D+ H% y5 g
ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?[/quote]
5 f4 }! ?% y$ Q. |好像动态可以     静态就变不了了
作者: kompella    时间: 2008-3-27 17:09
原帖由 allen 于 2008-3-26 14:55 发表
0 b# Y8 z) `9 ^现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。1 D: n! ^! @* a4 x! \0 ?8 c4 R7 {
LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...
. k# @4 D/ l* J; |9 ?8 N

6 m& p) s  s% H( e6 e5 g! E% m* v  H2 {( H( S
说得太好了！真的很赞同我们是处在学习中的状态，而不是一直是想学习的状态。
作者: kompella    时间: 2008-3-27 17:35
我想提一个问题：1 B, k, N7 i3 e. h

4 e3 m- {! k+ u$ N/ W7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
9 h5 y9 ^; X2 @+ `
6 V1 |1 o, K0 ~3 ^5 k为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？
3 G3 M* _+ G4 Q3 g  }* W
. M6 B) J; X* M/ _4 z. L+ a我最近用了一块QFN封装的器件，QFN封装特点是底部有一个很大的裸脚GND，Datasheet上指明了这个地方要和地进行紧密连接，以帮助快速散热。所以这个问题我现在很想清楚怎么做才是最好。
作者: kxx27    时间: 2008-3-28 08:55
提示: 作者被禁止或删除 内容自动屏蔽
作者: xiaopengzi2001    时间: 2008-3-28 11:30
天哪，楼主看的好仔细，我怎么都看不出来呢？
作者: cmos    时间: 2008-3-28 14:34
原帖由 kompella 于 2008-3-27 17:35 发表
1 i6 S8 Q9 J8 l$ o& m我想提一个问题：
7 p: E9 t# W5 L' g8 |  k% h
0 X: Y; m4 w  _9 B. W4 ^7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
: X% O$ `: r4 R# n* w
: f% M) i) _4 r) L: f为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？
9 v, t/ Y8 ?* p3 @5 ~
& s1 Z9 X  A- t" W我最近用了一块QFN封装 ...

$ }+ B6 a* n7 S! M7 j9 R/ I) |2 y8 x0 R0 \3 P
! v$ a; V& ]7 l2 M/ [1 ^
QFN封装的应用，应该不是我想说的场合。5 c1 t' p$ i9 B) p; `
通过GND脚进入到器件底部的铺铜就算跨越。就电器特性来说，影响都不大，我说的只是一个日单设计的铺铜规范而已。
作者: cmos    时间: 2008-3-28 14:42
此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.
2 f% M5 U% @: X. o9 B8 w  l3 d2 e7 u1 H
每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们薪水，就是ok了。: Z3 {1 L- P( v9 o/ J+ O. A
日单设计就是如此，尤其sony设计更严，每个细节都有规范的做法。很多可能觉得没有道理的。
( Q; ?% @: x* K" |& X
+ F, ?+ V# s) l* O# Y4 F我是一个很懒的人，做好自己就可以了在不影响性能的情况下，有的时候也会放松下，打破一些所谓的规则。
作者: aiu    时间: 2008-3-28 16:00
好好学习天天向上) n4 c' d5 m3 z- ?( p( b6 g
作者: chinsan    时间: 2008-3-30 11:12
好贴,学习中....
作者: linstaryu    时间: 2008-3-31 08:42
好帖，学习中!!
作者: youyou058    时间: 2008-3-31 10:30
谢谢LZ的好帜，希望以后LZ能多点评一些板子，让我们这些新手学到更多的东西。总版主也说得十分正确，很多新人都急于求成，在很多论坛下了很多资料，却很少去看。我们都应该谨记版主的教悔，静下心来，认真看完自己手中的每一份资料。
作者: xiáò虫    时间: 2008-3-31 14:36
学习啊....
作者: lindawang117    时间: 2008-3-31 21:12
看了上述图片，楼主总结得真好！ layout这项工作的确是要加倍细心的。我是个刚刚进入这个行业的新手，经过这一段的磨练，感觉自己不得不认真的考虑每一个细节。其实，这样挺好的，有一个良好的习惯就是一个良好的开始。向楼主学习！！！做完一个板子，就要好好地总结一下，下次才会有更大的进步。
作者: maxchang    时间: 2008-4-1 11:28
请问，如何人工修整铺铜呢？
( ~7 F: v# l1 M8 D4 q, y9 k怎么操作啊？
作者: xhymsg    时间: 2008-4-1 11:50
原帖由 cmos 于 2008-3-28 14:42 发表
- m! K- y$ U) v; g4 {此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.
/ C" c7 Q( }& Q: A; M6 ^5 ~0 p( Y; L4 i! e( G: h5 ^
每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们 ...
很赞赏这种做法，不过平时还是可以讨论的
作者: someone_sl    时间: 2008-4-1 13:05
看了楼主对layout的分析，感觉受益良多啊呵呵
作者: may    时间: 2008-4-1 13:45
原帖由 xhymsg 于 2008-3-27 10:47 发表 ( K; J* b9 I5 i) v3 D1 b
请教，T分支应该怎么走比较好呢？
( U, y3 e1 L# Q& k6 D
7 q  d4 c3 c, q' q+ V0 Q
走Y字呀
作者: shuizhuan    时间: 2008-4-1 22:44
提示: 作者被禁止或删除 内容自动屏蔽
作者: WS99    时间: 2008-4-3 19:58
学习了。讲了太好了
作者: franke0000    时间: 2008-4-8 09:08
虽然看不太懂但是还是顶一个，楼主辛苦我们菜鸟一组就靠你们这样的楼主学东西了，向此类楼主致敬！！！！！！！！！
作者: linda    时间: 2008-4-8 15:34
虽然我的水平不高，但是也能看出来这个板子布线太“  粗糙“了！
作者: hotboyfore-tek    时间: 2008-4-9 22:57
看来真的很复杂呀！
作者: droden    时间: 2008-4-12 12:13
原帖由 cmos 于 2008-3-26 15:49 发表 0 Z/ t7 H2 {7 K8 A* N$ m; u

# T! }8 ~0 y6 X% G* }
) P9 T* d: t* ^2 o+ t铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。7 `6 i) a7 O$ p
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ...

9 E4 b5 R4 g9 j楼主是非常有心的人，在这方面给了我们很好的借鉴。   ~) O, q; E. H' O
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，( D7 `+ O" z5 p3 m& n
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点一点的修，是一个非常大的工程，: H0 G7 C1 ?/ U+ w2 x, u8 Z
会占用很多的时间，而且还不能保证把锐角都去掉了。对于地的问题还存在比较大的争议，我们怎么来判断地线对信号带来的益弊？？
作者: cmos    时间: 2008-4-14 13:38
原帖由 droden 于 2008-4-12 12:13 发表
% b1 P# h# f# H) C; X
9 Q- X) h8 W" X1 N* I1 h楼主是非常有心的人，在这方面给了我们很好的借鉴。 ) K% W4 H/ i5 b" N6 p! A. g: `. W
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，5 \8 V& e0 {; z
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...
$ E9 O+ q* H9 |
4 T' Y$ `8 e0 ~8 g) _
是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
7 U* n7 A  F  G+ E  C+ Z$ v8 l, I意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。
! ^' z( d5 E1 H; h1 i+ }& f  q! l6 a8 X- k; q$ w. I. O9 x7 p. A
所以不是不能完成的任务，只是你做了没有的。
. P2 g) x2 H5 I3 u8 F其次就性能来讲，哪个性能更好，这个没有争议吧。
* g5 M/ K1 x: o. {0 @5 q* R' h: E2 ]" c% b
等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。
: I$ E) z  [7 y$ q$ r
$ t( C7 W# g3 n+ d[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]
作者: daicy    时间: 2008-4-15 16:59
感谢楼主，希望早日出现你所的标准，给我们这些菜看下
作者: daicy    时间: 2008-4-15 17:02
看到了楼主的标准，真的不错，多谢
作者: yicf    时间: 2008-4-16 17:16
多谢了
作者: peersen    时间: 2008-4-17 13:32
我顶你个肺！！！！！！
作者: howard2010    时间: 2008-4-17 16:14
标题: 看完了，说下，
这个电脑的主板速率不高，可能他们boss觉得ok了吧，: o. l: e% g5 F2 F2 j+ L3 z
按照我个人的看法，我们这里上一个板根本完全不能那去生产，1 e$ k9 V9 x  m* p* d0 q- t
但是老大说可以了……
2 E/ R# `+ b$ K5 z. |我也就象前面你们说的，我不会去指出别人哪哪哪不对，个人理念不同，老大说行就行咯，
作者: guog    时间: 2008-4-19 17:58
也想学习一下可是我下不了那个文件！
作者: daling    时间: 2008-4-21 01:37
很多我还不懂,看来我还要多多去学习一下了!这些都是很好的东东呀
作者: gloryice    时间: 2008-4-21 11:35
向楼主学习~~~
作者: kljy911    时间: 2008-4-22 17:47
学习,楼主理解透彻个,高手
作者: xhcgy2003    时间: 2008-4-23 09:49
非常值得学习。
作者: 海之大为洋    时间: 2008-4-23 22:57
图文并茂
6 |7 U3 `4 W) k. c" B! [6 K' r好贴/ C0 {5 ]+ \- x% d# ]% d, g; s! z; F
谢谢楼主) T- G# ?& ~) V# Y3 z2 q: O+ Q" `1 G/ K
我们菜鸟一族向你致敬7 p# t6 q+ W* G- m* f2 I# _- i
作者: tsb0574    时间: 2008-4-24 16:40
楼主太强悍了
作者: protel    时间: 2008-4-25 00:52
这帖我收藏了，经常翻出来看看．非常感谢楼主．
作者: shasha248    时间: 2008-4-25 17:14
向楼主致敬!讲的太好了,让我们受益非浅,顶!!!!!
作者: anlushi    时间: 2008-4-26 19:07
讲的有道理，好好向各位学习！！！
作者: try007    时间: 2008-4-27 21:12
一口气看完学习了不少东西，虽然有很多东西暂时还不是明白，但是相信续继学习就能明白。 谢谢 在一起交流的朋友们！
作者: hedgehog24    时间: 2008-4-28 22:29
好贴呀，看了之后，学了很多。谢谢了。
作者: leex1983    时间: 2008-5-1 22:14
果然是好贴，我是先顶再看，看来还顶的!
作者: skoic    时间: 2008-5-2 23:52
学习了7 s( p1 w' o4 Z7 |! c: V/ [  Z
非常好
作者: wty412    时间: 2008-5-14 11:26
分析的不错，顶一下。
作者: zsq0503    时间: 2008-5-15 15:16
楼主分析得很好，有些细节的地方是值得我们关注的。这样才能做出好的作品
作者: ccddll    时间: 2008-5-28 17:37
提示: 作者被禁止或删除 内容自动屏蔽
作者: creansr    时间: 2008-5-28 18:44
楼主果然是高水准，看到了很多自己有点问题。这个捷波有问题，其他人的问题可能有不尽相同。楼主一定看到过N多工程师的不足，建议写一个常犯错误集，像这样图文并茂。这样大家都可以警示自己，严谨工作作风少犯错误。
作者: qwemm9    时间: 2008-5-30 21:11
如果没锐角那么面积不是大大减小了吗?
作者: nj0512    时间: 2008-6-13 13:50
好贴,受益非浅!
作者: mn19842008    时间: 2008-6-19 13:11
好贴 佩服
作者: GLANG    时间: 2008-8-5 16:15
没机会做主板，有的能理解。; }! K# J  x% I9 {  H
还有不理解的，看来我还得找个人带带我！8 S0 U6 @6 f4 l6 Y- K( T, H) b
感谢楼主，让我认识到了不少存在的问题在。
作者: lara_bxc    时间: 2008-8-11 15:44
原帖由 superlish 于 2008-3-27 13:51 发表
/ e5 j8 Q; J! y: N0 s1 C0 l( mquote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表
! Q1 }: H, Z, U. x4 C7 t/ W% vALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?

# \! _% W& Y$ ?; C7 f* X5 g好像动态可以     静态就变不了了 [/quote]3 ^- I( t1 G' S  S; J
6 c9 C2 ~% D% u$ h7 N# d) B3 h! D5 P
请教：动态的应该怎么变？
作者: adaegg    时间: 2008-8-19 11:43
确实好贴！这块板子确实比较糟糕
3 c/ |8 z# A5 H: eT分歧到底怎么走比较好，我总觉得自己走的不太好，请lz明示
作者: LHDDSHL    时间: 2008-8-22 14:44
标题: 说得非常好
Allen CMOS果然是高手,我倒希望站长专开这么一个分析PCB的栏目,这样的分析比纯理论来得效果更好0 ~, c4 \0 x, Y4 X9 \' F; M

% E+ g) H9 C+ t. ^/ A要是这么做了,国人都会被吸引到这里了
) V) _% i1 d" d$ [* S, _0 N
2 b/ s5 o0 Q0 j0 l, T[ 本帖最后由 LHDDSHL 于 2008-8-22 14:47 编辑 ]
作者: lt169    时间: 2008-8-22 16:08
好帖得顶！
作者: jasonlu    时间: 2008-8-24 23:00
T形应该这样走
作者: adaegg    时间: 2008-8-25 15:35
原帖由 jasonlu 于 2008-8-24 23:00 发表
# I* \% b$ g0 q  P. E! HT形应该这样走
% J) V1 P3 M: \3 q7 j$ b
怎么样走啊？
作者: sml008    时间: 2008-8-27 20:54
作者: keyandlin    时间: 2008-8-29 20:40
值得一看。
作者: terminator1983    时间: 2008-9-20 14:00
好帖，受益匪浅
作者: liweijie    时间: 2008-9-21 15:41
很多我还不懂,看来我还要多多去学习一下了!
作者: yun12    时间: 2008-9-23 17:10
LAYOUT 需要仔细小心 不厌起反的修改
作者: 忘顰    时间: 2008-9-26 09:56
标题: 回复 86# 的帖子
Y型走线，就可以避免锐角了。
作者: yun12    时间: 2008-9-28 11:22
很不错
作者: aimi0906    时间: 2008-9-29 16:06
学到了不少,做夏普的板也是很讲究的.
作者: jinshan010    时间: 2008-10-23 13:05
好好好啊啊谢谢楼主，张见识了
作者: lj905722    时间: 2008-10-23 13:57
前想请教一个问题对于双层板，遇到分支，lz会怎样处理
$ j" @" g4 g( }, s1 _5 h) }除去走成120之外，如果完美打孔再走有什么影响？
作者: kellerman    时间: 2008-10-24 00:52
哈哈 不错，多开几个这样的例子吧。
作者: xingzhang    时间: 2008-12-9 23:02
好帖,值得研究
作者: 中国水仙    时间: 2008-12-13 22:19
楼主图文并茂的讲解太深刻了，谢谢分享
作者: cyq155351394    时间: 2008-12-16 07:53
不错图文并茂，让我这新手长见识了！
作者: wesnly    时间: 2009-1-15 09:18
真的不错
作者: jeremy    时间: 2009-1-16 09:55
向楼主致敬！
作者: w8m8m8    时间: 2009-2-6 11:15
首先非常感谢大班们的辛勤工作！8 `( t# I* ~( V8 F* x6 N
我是一个学生，但是也感觉这个板子走的比较粗糙。有两个问题想请教一下：$ U/ s0 @. R; s6 ?1 e& `3 @. X
1、关于敷铜，我用的是PROTEL 99 的，并且以前做的板子很少手动敷铜（很惭愧！）。我想问一下，PROTEL中可以手动敷铜吗，还有就是铺铜篇第三图中一根导线接到敷铜上是什么意思？（我在protel 中自动的敷铜好像都是与导线全方位、处处相连的）
& ~7 X1 `1 o) b6 g2、我在走45°拐角的时候都是使那段拐线的长度大于线宽的3倍（原来在一篇资料上看过的，记不大清楚了，好像是关于阻抗匹配、均匀性方面的），请问有这种说法吗？
作者: cmos    时间: 2009-2-6 13:36
首先非常感谢大班们的辛勤工作！
3 T9 y6 ]" t1 `我是一个学生，但是也感觉这个板子走的比较粗糙。有两个问题想请教一下：! t; e6 X2 m+ L
1、关于敷铜，我用的是PROTEL 99 的，并且以前做的板子很少手动敷铜（很惭愧！）。我想问一下，PROTEL中可 ...% ^! c% Q# L+ s" x3 q
w8m8m8 发表于 2009-2-6 11:15
+ H* B# p" A# Y, d) G
4 F/ K( b" {- f# h
1：protel 99没用过
4 I& j' k, X2 N9 i7 p+ R2 A4 k, G7 B0 d2：没听说过这个说法



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