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标题: 捷波公司的电脑主板！（大家来找碴）！！！ [打印本页]
作者: cmos    时间: 2008-3-26 14:30
标题: 捷波公司的电脑主板！（大家来找碴）！！！
下载路径如下：, D! y3 E5 ^1 D5 |. \
https://www.eda365.com/thread-1183-1-1.html' c- F5 z2 I9 A& t' l
  X8 ^6 N' M9 V. M* M
2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
' S8 O# z. k) v; \# Z也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
7 j/ G/ w* W5 G  W& B$ J  b* B: u  i! S1 @: t3 O

. y4 S' [) c* P* [-------------------------------------------------------------------------------------------------------------------------------1 f: }. v8 P3 i  P
花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。. `* D  [" |$ q& o: M0 Q, Z
5 r6 L8 X) a( T
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。
4 [1 T( M2 [: X
& N9 k! t/ Q: i# B, L4 n( k6 u, @- u但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
1 ]2 R( w! T* a5 x. A+ E9 k- \9 p! r9 @
[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]
作者: cmos    时间: 2008-3-26 14:35
铺铜篇（以下case，择其一，均不累述）
9 I- v2 ^2 @5 ~
8 o- a' Q$ e. g3 P9 I1 }1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
6 q7 g- F3 g, _9 n  y
! R! `. S$ z2 \( y& s6 k9 N8 i- F
+ t2 J3 C; D; k% M6 y7 S* v8 w2：被via割断的浮铜! D5 g1 X; g# N
+ x( R6 {; r) m5 k  d& P& S, c
4 G9 {" x8 H1 S) T  V7 O' L

* B4 @- H2 Y; x0 g5 M3：via删除了，铺铜没有调整就是这样的
- Y5 E. {1 ^6 I% M' O- E% R
& t4 r8 j" x% }& k # Y0 O# C5 n  ]8 h( P  r! m

+ Q, K' z- G; t4：自动铺铜造就的小天线, f# c: k* z) [6 U

0 A2 q  B/ l$ J; D6 ?6 m  m9 D" U+ ]( }) H3 y* F. {2 c* r
5：从有利于焊接的角度，器件焊盘不要全覆盖更好。
6 \8 j  R( Y* T8 S
$ l# A( W  \7 c) g- S! P" X
& |) q4 s  l2 ~" m  N3 M( o$ p4 p7 l% D  A
6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。" d+ H, p/ B  K" O

. W* Z( q. e. c9 h/ i" u - F/ T% C4 Z9 I0 F

' u4 ]9 {& j6 t+ W- O: H7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
; c- G. D( V0 j+ ^- B7 j1 X0 G0 O1 t- R

+ E0 k5 d) c1 U, P. g2 G1 s9 e
  B! h( `8 U4 Q$ q6 u5 N! y
  v! t$ v1 k% N! L6 u# g$ Z4 _[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]
作者: cmos    时间: 2008-3-26 14:57
布线篇：2 ]! ?$ w/ ]3 O6 j
* c( I: X# k4 h* F7 M. J
1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。
/ ]/ H5 g+ m, e/ [; ~
$ v( {  U. ^+ e! H" Y- \8 ^ 7 V2 ]% O& h3 W& f
0 S( s; \- l) j
2：T分歧是无法避免的无奈选择，但也不是下图那样做的。
' s9 r8 D3 J( o- D. N
$ B' y. e( w9 T, ]  H3 b# H# ]  i: s: ~/ ?- F' ^8 I
* U  o( l5 T% R
- t- c- \' g) v1 ?8 Y" u
3：电源部的电容，被如此穿越。8 P" M" r6 p4 b/ h- z, I3 p" [
此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。$ U# H+ E  U1 S6 u& I
' }+ B4 a3 q1 B# V; N- _/ P1 m

: h7 ^3 ~- E' C2 {  b  T
+ m4 @, |6 {9 c7 |% L3 `7 e其实空间很大，为何要一定要从下面走，还要贴着管脚- a, \) E& W* d9 e

) F7 F$ j! X" B6 q7 F! h 8 [/ i; O2 Z& {& Z' J( f* T
6 s3 z  }9 P- ]5 b. D
4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。- ?. [% z4 S, M9 d8 v" v

* n( e- @# r. H" Y& z8 y
" ]: l7 j7 C& f* u
  v7 F7 w4 O) g5：可优化的差分布线，差分包地还可优化完整。( c1 d; S. q5 u& E: G
# d5 U" y, l: o0 i2 |# {, D3 [( w; [

" L( `5 Z7 E* W- J+ I7 @" T( x! B# Z( e- g( O. V
6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。: u  T& ~8 m9 a: C1 z1 ^& x
" l: C4 l, m: Y6 x& Z
9 R( [$ M  [2 T" J$ R  P, g4 R$ K

& ]( p- Z" m: N7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。  J2 k* L) Y7 O* a8 f% u

9 X2 ]5 B* h# p$ [* S  t/ g3 Z& d : K( x! q/ L, i+ F! }, O

' J$ s" M: g+ L7 p8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。
: f* Z8 I9 I+ {. @  H& t0 _1 D4 {) G' r, u. B$ b( Z. q7 S% Y

6 t, P7 S: p" O6 a
+ S! h% R( v% O9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。* j! D+ _3 z7 A+ k1 I' |
; V# I- E, N" N- U

5 g6 q9 a. |7 u( R% `- D
8 Q5 n/ D4 }9 y- d% W1 _; R  m% `  z% ?( X- j
细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
6 ?( v4 \4 `9 V' }为什么出焊盘的via从来就没有能打正的。
) D$ W2 R) \/ @: |$ |8 V# j
# `/ Q% c$ w5 `" {6 i8 {  l/ T, u   k  v- j- K3 v$ U
" r+ H4 g2 {& q- n
10：cline与shape互连时要小心，不要制造锐角出来。
# f& Z) h' N' S$ U" B6 i3 ~4 c3 M* m3 [) R5 k" I  D
" v# R2 Z; J! h, ~7 O

+ l0 i0 F# M( j' M7 s11：lock off的线，不是问题的问题，也是check中需要修正的一项。
) f6 }! x$ S$ F5 \' l) S" L3 q2 w ' J2 B. n2 T) W6 L6 ]! f# H

7 E2 H" W; X9 h* Q) ?- e$ d  |: o& N设置篇：; j. N) Y3 p1 D# m

0 Q; {& h, g) B% D/ J) Z  v1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？1 o9 \$ `" S: |4 U# S. _' `
8 t  @# T% T$ I7 B2 T! V1 g
相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
7 {4 B5 F* f* R) a. pNET_PHYSICAL_TYPE = PWR
! n: w0 k( G- j: X$ t9 r( VNET_SPACING_TYPE  = BGA
7 H  S. M8 c& j5 ]4 o& L6 f5 x6 h# }, G: t

$ P) N3 G3 z: |0 h* J ) w7 i  p2 f0 z
8 _: ^9 \3 H% r1 v
2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
0 Y  ?" @$ l! X, A5 Y3 s" W% O# R/ f4 a7 l" {; O7 p
" ^+ H& o0 P$ T: h/ s! q

: ?# l2 |4 E# g: W; H3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
: T; Y5 o( @3 v6 p% O但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。
" t. Q* _/ U- y4 j# _
( R! T0 o2 ~. l. X/ i, y) x0 I & X/ G5 z, n2 K  Z6 x5 B

/ b$ X& |) v; D- Y4:4个方向放置的带极性电容
; o+ M% w& p* d( D这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。8 M0 `8 m5 @+ K9 d* q' M$ Y* E

( Y/ u, f7 k2 o9 u
/ L  `  X. k; Q! m2 L7 r$ K  K5 L) e$ }# {8 R8 [
丝印篇：
# v; c  Y8 }" [. a6 M" N这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
7 n1 [* j: b& d( U0 H+ {我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
. G! U" |. y/ e2 Q" }. p
+ L$ ^5 x/ I# C! N6 |8 C" V8 Z1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）9 k* H9 P9 N4 J+ e8 o
2：silk 文本和器件丝印相叠
4 |: V5 V3 V: e2 s3：silk文本被via的drill打断。
/ s+ z& I* A& @8 O$ K9 o
1 V7 e$ S* w( R3 {. A 5 `9 k. B* `1 o9 W0 ~. n& m  l9 a
, K. _8 W# i  D
4：叠在焊盘上的丝印
/ O( d% y1 H4 L2 t! n& u, p- c. C" J! D1 n1 T; w3 L. ], i

* s: [  F. k* a; _' u
$ O# Q- C% \% N5：竖器件，横放丝印
- ^* a. u& e% w- E6 z% p$ T! O: Z
7 H. C' d; G' h5 @/ |

8 N1 K8 U' ^* w( W6：没有摆正的silk名字（有空间的）
3 [4 P. P" R, v# F# W; G7 h" d
8 ^9 e& ]9 G) e 4 e  C4 h, n& b- p! f9 A

! p% I6 y8 `% K/ T& e7：没有放齐的silk文本,如果用大格点放就能放齐的
$ R+ v7 E  \: L- i, v- U  M* c# O) w% w# G) c6 k! z, U
, k& x% G4 w4 ?  }

# E" _) L1 r8 H3 z' ?$ P4 k6 f8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
4 c6 u/ p# N$ P) `; J9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
; T! f5 i/ p5 B+ \* ^6 j1 _0 F
, h7 \8 G2 C! d" l* {) g
$ M" [. m6 U+ Q8 E: i+ N; V[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]
作者: changxk0375    时间: 2008-3-26 15:41
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作者: zll    时间: 2008-3-26 15:48
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-3-26 15:49
原帖由 changxk0375 于 2008-3-26 15:41 发表 % V3 z0 M3 L2 O& Z  ~0 C
第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！
  A0 K0 E4 z+ H0 R3 G
4 t" \$ Y' p3 d/ P+ I; D: Z
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
, o4 l7 f. O9 r8 o虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。4 o" c+ x% o9 j/ q7 @1 j
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。
作者: ccj424    时间: 2008-3-26 16:08
在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。
作者: zqy610710    时间: 2008-3-26 17:28
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作者: may    时间: 2008-3-26 19:54
原帖由 allen 于 2008-3-26 14:55 发表
# S2 D5 O0 _/ F  _  o现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。' N; G: Q& i! d6 C+ q' b: W! `( M
LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

3 g5 Y9 H! g  o7 B6 J; @, `# [. }- z3 q( q

% c4 E/ M3 S" S9 B2 Q8 m; x  X7 y$ o, N& h' l" r# G- c
二当家的所讲极是，
! M: v4 }7 _. P鼓掌！！！！
作者: may    时间: 2008-3-26 19:59
我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了
作者: gaiwu    时间: 2008-3-26 21:02
好帖!
作者: zlei    时间: 2008-3-26 22:26
大有收益啊！
作者: yrxinxin    时间: 2008-3-26 23:44
分析得有理有据，怎么看怎么像赶时间弄出来的。
' m: q- K0 A  W- h0 N) s) o7 X$ R! O5 O3 v. q9 x% ?
布板的也太没有责任心了。
作者: changxk0375    时间: 2008-3-27 08:37
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作者: springs    时间: 2008-3-27 08:48
真的很多问题哦。。。
作者: elmma    时间: 2008-3-27 09:17
总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.

1.JPG (75.51 KB, 下载次数: 12)

1.JPG
作者: changxk0375    时间: 2008-3-27 09:26
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-3-27 09:35
原帖由 elmma 于 2008-3-27 09:17 发表 : E0 H6 [9 Q0 ^% g3 b
总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.
3 C0 e1 ~7 N: z: r1 @# @

0 a+ ?1 {% b/ \! _/ U  [在drawing option上钩选cline endcaps就没有断痕了
4 o) O# h7 Q; w' Q' e3 U% `9 q; P" W( |( `) b; G
作者: elmma    时间: 2008-3-27 09:56
哦,呵呵.见笑了.谢谢
作者: xhymsg    时间: 2008-3-27 10:47
请教，T分支应该怎么走比较好呢？
作者: conquer98    时间: 2008-3-27 10:56
还需学习呀！- t" E. h( i9 p
顶下！
作者: xhymsg    时间: 2008-3-27 11:31
原帖由 mzsuper 于 2008-3-27 10:53 发表 0 t0 U( U  M1 e9 [- M
layou对主板function的影响应该不大,大概在20-30%
  k. c& d+ o$ m0 ?) J但是大约60%emc问题都可以在layout的时候解决
0 t% i9 v8 ^2 B5 N. u. \/ Y4 Y) {' _我们这边都是希望电容的via向里打,减小回路4 F' b+ P9 H  b
电容下面如果实在不行也是可以穿线的
4 f* ~* y" ]0 _+ T只是电感下面是禁止的
; z5 i9 x( ~( j铺铜通常 ...
; y/ R2 F- @  e
是否因为如果从电感下面走线的话，电感的磁场，正好与走线相交，会被耦合？
作者: ccj424    时间: 2008-3-27 11:37
原帖由 xhymsg 于 2008-3-27 10:47 发表
5 [& G! r$ _, g7 L8 L* w请教，T分支应该怎么走比较好呢？
' ]5 {( U+ A+ w( e9 |

) i( c( C6 q6 Z! g3 J  I3 }/ y4 F1 Q
一般情况下我采用填补的方式把他填充成钝角。不知道这样是否能行得通，请高手指点。谢谢！
作者: shandianleo    时间: 2008-3-27 12:53
强烈支持楼主,楼主给了我们这么好的帖子,真是受益匪浅.
作者: yangcanhui07    时间: 2008-3-27 13:26
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
- J0 b9 \! W3 n3 x3 R: J虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ... [/quote]
# ~+ Y1 m0 s2 }2 p! L4 L' e: j* A2 I0 |) \- x, ^1 S
尖角会引起放电,所以要避免。ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?
作者: superlish    时间: 2008-3-27 13:51
quote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表 " i7 W. d0 i4 D$ ~" s
ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?[/quote]2 h2 o: F( p4 Q8 G  K
好像动态可以     静态就变不了了
作者: kompella    时间: 2008-3-27 17:09
原帖由 allen 于 2008-3-26 14:55 发表   N6 h* g( Y$ n: J3 l
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。: s9 ]! ~3 Z+ [
LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...
7 g2 K6 n5 s- G

3 ]7 X! P' @9 H! N( ], @8 o7 ]2 o
6 w3 O8 @( z& F2 z说得太好了！真的很赞同我们是处在学习中的状态，而不是一直是想学习的状态。
作者: kompella    时间: 2008-3-27 17:35
我想提一个问题：2 l/ u$ Z- k# ?9 }3 j5 H
( P6 \( u# Z0 u5 W5 }
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
5 g% V! [9 p: ]; Z. Z
$ K. l+ ?8 I/ K5 I" @! q: C0 c为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？
' B  @$ k* Y& {3 N, _, d5 ^1 W" x8 K- K
我最近用了一块QFN封装的器件，QFN封装特点是底部有一个很大的裸脚GND，Datasheet上指明了这个地方要和地进行紧密连接，以帮助快速散热。所以这个问题我现在很想清楚怎么做才是最好。
作者: kxx27    时间: 2008-3-28 08:55
提示: 作者被禁止或删除 内容自动屏蔽
作者: xiaopengzi2001    时间: 2008-3-28 11:30
天哪，楼主看的好仔细，我怎么都看不出来呢？
作者: cmos    时间: 2008-3-28 14:34
原帖由 kompella 于 2008-3-27 17:35 发表
9 U. N* x  O3 D! e6 Q( }. `1 r3 p9 ?我想提一个问题：
3 @! X; S6 S2 [8 V4 S( y+ r" c3 ~
" Z3 r6 s9 H1 R/ [3 m  V7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
) v. U" t8 N6 F. b$ |* N9 y5 H" i, O2 v
为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？
' M+ K: q6 C  j4 ]8 N$ J  r* d' b8 t- e6 d9 f8 ~- ^* [
我最近用了一块QFN封装 ...

- u  w7 n2 o2 h7 i( C5 S' f% q$ ^; N: T0 p" ]* Z) H0 ~, S, H
0 v8 F( o. h. y, t5 d* [  B
QFN封装的应用，应该不是我想说的场合。
$ l7 k0 t+ P2 ~) M* B2 d% @通过GND脚进入到器件底部的铺铜就算跨越。就电器特性来说，影响都不大，我说的只是一个日单设计的铺铜规范而已。
作者: cmos    时间: 2008-3-28 14:42
此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.
  [- o+ y9 U) S  [6 A5 i8 L8 C7 A5 Y6 m: t. Q- ~  t
每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们薪水，就是ok了。
+ b3 w9 n+ }- N1 g5 B& h' o7 m日单设计就是如此，尤其sony设计更严，每个细节都有规范的做法。很多可能觉得没有道理的。
" q  [0 U, P2 X8 M4 |" e
) u" i* l: I: [9 v我是一个很懒的人，做好自己就可以了在不影响性能的情况下，有的时候也会放松下，打破一些所谓的规则。
作者: aiu    时间: 2008-3-28 16:00
好好学习天天向上, }* ^0 D3 M+ u. K
作者: chinsan    时间: 2008-3-30 11:12
好贴,学习中....
作者: linstaryu    时间: 2008-3-31 08:42
好帖，学习中!!
作者: youyou058    时间: 2008-3-31 10:30
谢谢LZ的好帜，希望以后LZ能多点评一些板子，让我们这些新手学到更多的东西。总版主也说得十分正确，很多新人都急于求成，在很多论坛下了很多资料，却很少去看。我们都应该谨记版主的教悔，静下心来，认真看完自己手中的每一份资料。
作者: xiáò虫    时间: 2008-3-31 14:36
学习啊....
作者: lindawang117    时间: 2008-3-31 21:12
看了上述图片，楼主总结得真好！ layout这项工作的确是要加倍细心的。我是个刚刚进入这个行业的新手，经过这一段的磨练，感觉自己不得不认真的考虑每一个细节。其实，这样挺好的，有一个良好的习惯就是一个良好的开始。向楼主学习！！！做完一个板子，就要好好地总结一下，下次才会有更大的进步。
作者: maxchang    时间: 2008-4-1 11:28
请问，如何人工修整铺铜呢？' l  G1 D5 x, S; g. |
怎么操作啊？
作者: xhymsg    时间: 2008-4-1 11:50
原帖由 cmos 于 2008-3-28 14:42 发表
, \& `" [0 i8 A' }" W/ Q( H& C8 R此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.
4 I; L* w- R6 n' t1 b3 H% c' G9 Z/ p6 `
每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们 ...
很赞赏这种做法，不过平时还是可以讨论的
作者: someone_sl    时间: 2008-4-1 13:05
看了楼主对layout的分析，感觉受益良多啊呵呵
作者: may    时间: 2008-4-1 13:45
原帖由 xhymsg 于 2008-3-27 10:47 发表
% G6 F+ E/ e" w5 v3 n请教，T分支应该怎么走比较好呢？
9 |* q. v: \0 b3 r0 s
5 u' U# D0 i1 K1 f# g: `4 _' d
走Y字呀
作者: shuizhuan    时间: 2008-4-1 22:44
提示: 作者被禁止或删除 内容自动屏蔽
作者: WS99    时间: 2008-4-3 19:58
学习了。讲了太好了
作者: franke0000    时间: 2008-4-8 09:08
虽然看不太懂但是还是顶一个，楼主辛苦我们菜鸟一组就靠你们这样的楼主学东西了，向此类楼主致敬！！！！！！！！！
作者: linda    时间: 2008-4-8 15:34
虽然我的水平不高，但是也能看出来这个板子布线太“  粗糙“了！
作者: hotboyfore-tek    时间: 2008-4-9 22:57
看来真的很复杂呀！
作者: droden    时间: 2008-4-12 12:13
原帖由 cmos 于 2008-3-26 15:49 发表
' S+ A2 ]) u6 |3 U' a
- Q2 X) k# [7 k+ k3 ?! U8 |
: y4 u4 O5 F" G8 o& {, X7 o; ]铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
& `+ g& L8 q6 \4 G虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ...

& e: `" x2 s' u2 @楼主是非常有心的人，在这方面给了我们很好的借鉴。
8 {) q0 ]1 H# q但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
6 G" P4 I8 f# Z% o/ ~! W铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点一点的修，是一个非常大的工程，. B  ~- I% m- ^1 Y* S! A
会占用很多的时间，而且还不能保证把锐角都去掉了。对于地的问题还存在比较大的争议，我们怎么来判断地线对信号带来的益弊？？
作者: cmos    时间: 2008-4-14 13:38
原帖由 droden 于 2008-4-12 12:13 发表
1 b0 N4 F, R. d4 j
0 f% ~6 M! |2 [( p- R3 q楼主是非常有心的人，在这方面给了我们很好的借鉴。 0 J1 R" ?4 W! x  a
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
% {+ E( J! U" f$ C铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

( K: g5 N, {& @' J) d+ j; {6 y/ z/ M  j9 I7 _/ e
是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
( R: ?  A( g) i* i9 N意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。
) f) G2 C. ]1 I+ [# _: s: e; Z: t0 o8 H3 d+ \9 I2 _
所以不是不能完成的任务，只是你做了没有的。
6 f  I9 _8 [0 V( i* a% W其次就性能来讲，哪个性能更好，这个没有争议吧。- K; \* v/ i- b, |
- d; ]' o/ A* B& V
等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。, b& g- m" M- w3 d. F5 q
0 ?  h% ]' l4 H# I
[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]
作者: daicy    时间: 2008-4-15 16:59
感谢楼主，希望早日出现你所的标准，给我们这些菜看下
作者: daicy    时间: 2008-4-15 17:02
看到了楼主的标准，真的不错，多谢
作者: yicf    时间: 2008-4-16 17:16
多谢了
作者: peersen    时间: 2008-4-17 13:32
我顶你个肺！！！！！！
作者: howard2010    时间: 2008-4-17 16:14
标题: 看完了，说下，
这个电脑的主板速率不高，可能他们boss觉得ok了吧，, ~; b4 D+ z/ [$ y- }6 S
按照我个人的看法，我们这里上一个板根本完全不能那去生产，
- h) G! x, r- R& a2 j8 m. L1 b但是老大说可以了……2 P# X! v; [3 k8 y" y  V4 i7 r
我也就象前面你们说的，我不会去指出别人哪哪哪不对，个人理念不同，老大说行就行咯，
作者: guog    时间: 2008-4-19 17:58
也想学习一下可是我下不了那个文件！
作者: daling    时间: 2008-4-21 01:37
很多我还不懂,看来我还要多多去学习一下了!这些都是很好的东东呀
作者: gloryice    时间: 2008-4-21 11:35
向楼主学习~~~
作者: kljy911    时间: 2008-4-22 17:47
学习,楼主理解透彻个,高手
作者: xhcgy2003    时间: 2008-4-23 09:49
非常值得学习。
作者: 海之大为洋    时间: 2008-4-23 22:57
图文并茂+ \! u! K9 _. I# M( W6 L
好贴$ W: i( {* v9 I1 s' P
谢谢楼主
# |3 U: H2 C" w  S8 x我们菜鸟一族向你致敬
9 i, l- z/ s+ Q
作者: tsb0574    时间: 2008-4-24 16:40
楼主太强悍了
作者: protel    时间: 2008-4-25 00:52
这帖我收藏了，经常翻出来看看．非常感谢楼主．
作者: shasha248    时间: 2008-4-25 17:14
向楼主致敬!讲的太好了,让我们受益非浅,顶!!!!!
作者: anlushi    时间: 2008-4-26 19:07
讲的有道理，好好向各位学习！！！
作者: try007    时间: 2008-4-27 21:12
一口气看完学习了不少东西，虽然有很多东西暂时还不是明白，但是相信续继学习就能明白。 谢谢 在一起交流的朋友们！
作者: hedgehog24    时间: 2008-4-28 22:29
好贴呀，看了之后，学了很多。谢谢了。
作者: leex1983    时间: 2008-5-1 22:14
果然是好贴，我是先顶再看，看来还顶的!
作者: skoic    时间: 2008-5-2 23:52
学习了+ h7 T, ?+ |: A, a+ Z: V
非常好
作者: wty412    时间: 2008-5-14 11:26
分析的不错，顶一下。
作者: zsq0503    时间: 2008-5-15 15:16
楼主分析得很好，有些细节的地方是值得我们关注的。这样才能做出好的作品
作者: ccddll    时间: 2008-5-28 17:37
提示: 作者被禁止或删除 内容自动屏蔽
作者: creansr    时间: 2008-5-28 18:44
楼主果然是高水准，看到了很多自己有点问题。这个捷波有问题，其他人的问题可能有不尽相同。楼主一定看到过N多工程师的不足，建议写一个常犯错误集，像这样图文并茂。这样大家都可以警示自己，严谨工作作风少犯错误。
作者: qwemm9    时间: 2008-5-30 21:11
如果没锐角那么面积不是大大减小了吗?
作者: nj0512    时间: 2008-6-13 13:50
好贴,受益非浅!
作者: mn19842008    时间: 2008-6-19 13:11
好贴 佩服
作者: GLANG    时间: 2008-8-5 16:15
没机会做主板，有的能理解。9 S1 }/ f/ {# V+ a- t" i6 w
还有不理解的，看来我还得找个人带带我！1 u/ C9 J3 X8 P3 w1 ]
感谢楼主，让我认识到了不少存在的问题在。
作者: lara_bxc    时间: 2008-8-11 15:44
原帖由 superlish 于 2008-3-27 13:51 发表
& L7 w5 v$ K% R: Uquote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表
1 l+ l% |5 J4 c- K. }" \; fALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?
! H0 T0 f$ Y, g# u
好像动态可以     静态就变不了了 [/quote]( Q$ e! }9 e" I: d: k( N

% q0 B5 c' A. A/ m, Z* J1 F请教：动态的应该怎么变？
作者: adaegg    时间: 2008-8-19 11:43
确实好贴！这块板子确实比较糟糕
1 ~7 R( N  w3 B# rT分歧到底怎么走比较好，我总觉得自己走的不太好，请lz明示
作者: LHDDSHL    时间: 2008-8-22 14:44
标题: 说得非常好
Allen CMOS果然是高手,我倒希望站长专开这么一个分析PCB的栏目,这样的分析比纯理论来得效果更好0 C6 @) I% V& d" @2 N
: d2 s( }' K. v! ?. ~, o& x* J) p
要是这么做了,国人都会被吸引到这里了 ) N! h5 V& e$ B! c
1 Q1 Y2 i' G3 z) y5 Z. T
[ 本帖最后由 LHDDSHL 于 2008-8-22 14:47 编辑 ]
作者: lt169    时间: 2008-8-22 16:08
好帖得顶！
作者: jasonlu    时间: 2008-8-24 23:00
T形应该这样走
作者: adaegg    时间: 2008-8-25 15:35
原帖由 jasonlu 于 2008-8-24 23:00 发表 . ?: s! o4 T5 o- k/ }
T形应该这样走

& C5 l7 R: w! ~3 d0 f怎么样走啊？
作者: sml008    时间: 2008-8-27 20:54
作者: keyandlin    时间: 2008-8-29 20:40
值得一看。
作者: terminator1983    时间: 2008-9-20 14:00
好帖，受益匪浅
作者: liweijie    时间: 2008-9-21 15:41
很多我还不懂,看来我还要多多去学习一下了!
作者: yun12    时间: 2008-9-23 17:10
LAYOUT 需要仔细小心 不厌起反的修改
作者: 忘顰    时间: 2008-9-26 09:56
标题: 回复 86# 的帖子
Y型走线，就可以避免锐角了。
作者: yun12    时间: 2008-9-28 11:22
很不错
作者: aimi0906    时间: 2008-9-29 16:06
学到了不少,做夏普的板也是很讲究的.
作者: jinshan010    时间: 2008-10-23 13:05
好好好啊啊谢谢楼主，张见识了
作者: lj905722    时间: 2008-10-23 13:57
前想请教一个问题对于双层板，遇到分支，lz会怎样处理
9 }" z& c/ y+ t. F2 f9 R/ ?除去走成120之外，如果完美打孔再走有什么影响？
作者: kellerman    时间: 2008-10-24 00:52
哈哈 不错，多开几个这样的例子吧。
作者: xingzhang    时间: 2008-12-9 23:02
好帖,值得研究
作者: 中国水仙    时间: 2008-12-13 22:19
楼主图文并茂的讲解太深刻了，谢谢分享
作者: cyq155351394    时间: 2008-12-16 07:53
不错图文并茂，让我这新手长见识了！
作者: wesnly    时间: 2009-1-15 09:18
真的不错
作者: jeremy    时间: 2009-1-16 09:55
向楼主致敬！
作者: w8m8m8    时间: 2009-2-6 11:15
首先非常感谢大班们的辛勤工作！
3 C  O( \* d0 v/ c; P  ?* N) N我是一个学生，但是也感觉这个板子走的比较粗糙。有两个问题想请教一下：" Q; s* ~& z4 H! u* |9 u
1、关于敷铜，我用的是PROTEL 99 的，并且以前做的板子很少手动敷铜（很惭愧！）。我想问一下，PROTEL中可以手动敷铜吗，还有就是铺铜篇第三图中一根导线接到敷铜上是什么意思？（我在protel 中自动的敷铜好像都是与导线全方位、处处相连的）% y; o4 [% U/ _' U' M; a9 c2 `
2、我在走45°拐角的时候都是使那段拐线的长度大于线宽的3倍（原来在一篇资料上看过的，记不大清楚了，好像是关于阻抗匹配、均匀性方面的），请问有这种说法吗？
作者: cmos    时间: 2009-2-6 13:36
首先非常感谢大班们的辛勤工作！* v( A$ X. M- C! W7 ?
我是一个学生，但是也感觉这个板子走的比较粗糙。有两个问题想请教一下：( F- T: y0 i+ J( ^" z8 u3 I
1、关于敷铜，我用的是PROTEL 99 的，并且以前做的板子很少手动敷铜（很惭愧！）。我想问一下，PROTEL中可 ..." |  g" ]/ T. P9 L7 d' n
w8m8m8 发表于 2009-2-6 11:15

2 w" p/ J* W7 V7 V% D2 a% m, ^3 I
! c& R2 D  Y. ^' _& P% a# W1：protel 99没用过. f4 G7 p( y7 a
2：没听说过这个说法



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