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标题: 捷波公司的电脑主板！（大家来找碴）！！！ [打印本页]
作者: cmos    时间: 2008-3-26 14:30
标题: 捷波公司的电脑主板！（大家来找碴）！！！
下载路径如下：
/ q8 z0 Y. \( i8 hhttps://www.eda365.com/thread-1183-1-1.html( d. W& T' @5 e" ]2 x" ?  S) j) v
9 z. N7 N" C4 c
2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
9 K7 I4 k% w/ D6 F! d( ~4 C; L也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。' l( ~$ p+ l; q& `3 P: r

. l  f. z9 [: y% ~" `# g, l! L7 O
-------------------------------------------------------------------------------------------------------------------------------+ ~% @6 l' q, g/ ^; {2 q- d( f
花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
  D& [: C* X8 n" M! j1 t( s# d5 R  c- A
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。
+ d; U4 A  [" W6 e6 k, p
' w1 w8 g) {2 Y# w  ?2 f+ L( e但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。1 q7 T8 {$ y+ N% i
9 {4 m: u( `4 \1 D
[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]
作者: cmos    时间: 2008-3-26 14:35
铺铜篇（以下case，择其一，均不累述）
) W5 K; j9 }* X2 N! O* ?; s
) C) p7 Z/ T3 B" }6 a; |( {8 X" o1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
1 Z2 _. I* k4 B1 g& F
2 |. K3 B8 g9 R5 N$ Q* u! z( Y9 k1 g7 m3 B/ o: ^" x5 d
2：被via割断的浮铜
' ^- B; ~  H  a, P+ X) R
! E" o  Q# |7 E* v ' G- L1 W2 @$ y0 H3 ^

5 H7 y$ c) @) @( u0 |' [0 ]3：via删除了，铺铜没有调整就是这样的
+ X( x. N5 ^; A, I) N- f
% A7 d$ P7 b# h+ w6 Y0 f+ F4 R
8 g: @4 x" V- E: V9 T$ x# L  y8 I# Q
4：自动铺铜造就的小天线) n) u  A/ d& v- q7 P
6 ~+ N, T+ |% k( F' O& U# J: r1 R

% ^' M2 \* k$ P" Y" J  T+ }5：从有利于焊接的角度，器件焊盘不要全覆盖更好。
! E9 I3 k. |8 L4 B8 I& M2 z' d+ Z0 f5 J; L- R$ W* x& i
$ [% r$ q2 v# C: Y5 ^, o
& ^! e( ^1 Q  G4 |1 Y
6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。
) X! j; C1 M* X0 `: N, }7 |4 V: s3 V' ?* t8 ^& x! q) i5 T3 d, N' n& R

1 A5 N0 Q1 H, z4 H( F" j7 @! H; K3 Z, J; F8 |
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
" C" ?' T% j2 y+ }( N& P* Z5 \2 Q5 [
( ~# M6 @4 K, d6 U

5 F1 ~( R% K9 S6 e  W  y+ K& d+ T. G& l+ ~  i1 X6 x
[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]
作者: cmos    时间: 2008-3-26 14:57
布线篇：
  G2 l0 P( [9 D  v7 C' Y
) R' Z, }" J* `- O, j2 }: J1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。
, P; U$ V$ o4 ^7 d4 Q4 H) J$ \/ `7 n5 A3 h0 A. _" q/ ^
# V6 L8 @- Y: O9 y- h/ n9 G5 L$ v: U$ U

" ^! R8 e8 }+ o3 n; j2：T分歧是无法避免的无奈选择，但也不是下图那样做的。* o* {* b7 h; R2 L) m
& i& V, c- s0 b& K6 |/ F5 w

$ E: U- O5 M6 V) f: |; U. `  Q' M ( X. D. G, g0 g3 V

& {2 T' R2 h" p- W! {' [+ w" E3：电源部的电容，被如此穿越。: e, w3 Z% f2 u
此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。
( l, i8 @3 _! b+ F3 L4 [5 F. D5 G: P  r: f! P+ X( e

: [. _  G/ c& d9 r1 ~
) o6 p% j5 V6 k2 O/ Z8 W  a( Y其实空间很大，为何要一定要从下面走，还要贴着管脚
2 g$ ]2 R4 O# X' y' O4 d) }0 L3 S! X. b/ b
2 `0 H- s; I4 l

, }  t& T& c2 `9 r# U/ ?4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。! O/ K* D: ]2 M* R
9 V9 C# ~: W5 O; S1 ]/ }' ~! \
7 a, I9 C4 N" o$ T6 S& Y& @
: O! F  R, E$ W, l* M
5：可优化的差分布线，差分包地还可优化完整。) X/ R/ f% z: i8 v- ?$ ~% w. |
0 r& m9 k% s- _! }6 \
! O1 u0 a  n+ G* t; x4 X4 z

. n- d3 Q: j; W* j+ h* U: v6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。
, L8 V& h% e5 H" Q0 h: ]5 V" G0 p$ ]: P) f6 q( f, M* \  H
1 [& m4 q3 i# A, d8 J

6 M" \: m- z1 Q: f* E7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。
9 q( p: ^3 [" v$ |4 C* C# C
( u) A- M$ }, g7 W; v- N: W* a0 p 9 i5 P8 T4 u; x! c5 A5 ?

2 l5 D. ]& _' a8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。
! s% o$ ^3 J- e9 }, s) d
! N1 ]* S% m( E$ H4 X- y
1 x: `# z/ X! j9 H% h) t5 d* J5 p2 B0 V' I7 [1 U2 i2 j
9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。
- q7 K1 l" _, i( E) o1 k
+ ?' s' a* [5 R- t3 R2 r 2 l/ Z; ~* q8 J: e4 _
" S/ A) q# \+ ?3 M1 B- }# a
; \0 B6 R1 {3 I) P
细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
- N2 S2 I( W' k: Q为什么出焊盘的via从来就没有能打正的。! D3 c9 c; Y" K- H
+ p4 i: {, I$ T4 m1 ?/ p- V# M
5 i1 Q  \, ~0 q7 S

$ C5 p# o' D- Z/ f2 H* H: q10：cline与shape互连时要小心，不要制造锐角出来。& F1 I* K) _  E; k) s  a; {

$ v2 H( k$ M3 f9 S6 R7 B+ O
( f. l8 \8 R. a  K! J1 P5 G% N: [' I" i7 G
11：lock off的线，不是问题的问题，也是check中需要修正的一项。
+ d) ^, W7 j* X 9 H+ ~8 u4 O% N* Z8 u0 n( B

" J  `+ f; u2 a! m设置篇：; J2 D- h' [0 H; x- M$ I( ?

  @9 `! j% D0 I5 I1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？0 h1 }6 V, v9 J5 X! ]
$ {  P1 Y. ?" d% Q: R; I" h
相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？4 h; h% S9 S1 i1 _
NET_PHYSICAL_TYPE = PWR
- |) P" {2 x1 p: F( v* l9 N; QNET_SPACING_TYPE  = BGA& f3 @+ S" |$ e

7 r- F+ J1 J2 m8 D2 |  D# j+ o
1 z: ]# l# Y, \7 p6 K8 I4 x " j6 |0 R& l; d$ L
$ o& f$ r, C" R9 q
2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
) I* _7 {2 c+ l7 z9 I( Y
* l, p0 y+ V7 z3 u2 w ) @2 w; b. r8 s* r. w8 v
: e+ w+ R+ ]5 J- ~
3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
% I1 x7 `6 l, _' T2 P3 G0 i. x但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。# O8 g) q& u  R) Q" }" O

4 v- m0 I1 ]3 |$ u - D2 s1 E+ F3 R1 E9 j8 |/ H
/ l, @3 g9 c& v% F
4:4个方向放置的带极性电容. w) E0 K, o* Y& [; t3 ~* N
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。
: U2 V- M, A2 z$ I( G9 ~( M$ }% K: z( m& q5 I* x8 T" W
- ~  x' b3 _# f$ |

/ L. n2 v$ s( |$ F丝印篇：
8 H; `2 I1 D4 h. c* ]这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
8 w1 m2 T5 [4 k! G# r我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。! i' b9 Q$ O8 e6 C6 N  w9 O, ]

, p* h$ T2 M6 n) U1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）: V: U/ d- Y+ ?$ Y& h7 x# ~& ~( @2 g
2：silk 文本和器件丝印相叠% Y7 R( k. |  |) s
3：silk文本被via的drill打断。2 O$ j( ^0 P; y5 t

$ W, V2 |: W, e) Y0 S
6 Y) K6 U$ [3 @  b5 L, \7 |  {, f2 F$ d2 \* ?6 H5 G6 Y
4：叠在焊盘上的丝印
! a2 q+ O' P7 Q+ c! z
. [4 i7 v3 ~6 C  b" ^* G( N ' d( ]$ Z; P' C% x

. S6 V3 p' E5 Z! k5：竖器件，横放丝印8 u, \. I1 o2 r/ _2 b2 O

3 o" |1 S: {' w6 I- Y
$ K0 z7 B: `2 `# K$ D
. l* R9 r; h8 g  T6：没有摆正的silk名字（有空间的）
+ z6 d! g: |5 M3 x+ N
! T, T" x7 |' H; A# I
# R, a* N& e7 a! f0 o; q+ k( F% M' R5 M" e7 p
7：没有放齐的silk文本,如果用大格点放就能放齐的) l* z& v. V1 p$ w; \7 o7 W
- q/ r0 ^5 j1 b) r
+ a6 e+ q, Y$ \6 w# \& G3 h+ W
3 \; h7 X3 F5 X3 _) z
8：silk文本相叠，需要考虑到最终的silk其实是有宽度的6 u9 c3 u. i% L  ]: g0 k9 z! F+ S
9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。  ]7 Q& E3 a. O9 a8 g
" V1 a) ~. C$ w, l) _! v
, j5 i- G& K8 R' J% `
[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]
作者: changxk0375    时间: 2008-3-26 15:41
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作者: zll    时间: 2008-3-26 15:48
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-3-26 15:49
原帖由 changxk0375 于 2008-3-26 15:41 发表 6 |8 w7 Q# ^6 W1 A( V  C* F3 r
第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！
- E5 @3 F7 C0 l7 M- M

3 S2 Z8 b; [4 c: m6 R( A1 `铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。) K) Z9 p0 I. S4 i9 J4 E0 M2 Z8 ?4 q* \% g
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。0 i7 G5 v( Z; H$ W% ?# E/ I' H
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。
作者: ccj424    时间: 2008-3-26 16:08
在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。
作者: zqy610710    时间: 2008-3-26 17:28
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作者: may    时间: 2008-3-26 19:54
原帖由 allen 于 2008-3-26 14:55 发表 9 K+ p7 I0 {! v7 q* B" {
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
  c5 I/ J( m3 B$ q* QLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

. @+ b; d! l9 [7 i4 N  i$ J9 O; t+ m3 p  J; W
9 M0 o. x8 ~. c) w$ Q# f

' e2 Q, x2 f3 m9 B2 d二当家的所讲极是，! r* _2 t8 `" c5 z" z3 R
鼓掌！！！！
作者: may    时间: 2008-3-26 19:59
我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了
作者: gaiwu    时间: 2008-3-26 21:02
好帖!
作者: zlei    时间: 2008-3-26 22:26
大有收益啊！
作者: yrxinxin    时间: 2008-3-26 23:44
分析得有理有据，怎么看怎么像赶时间弄出来的。
0 \. B- n5 B4 Z' i- e7 ~8 g$ w) N1 g( q# F$ a" P9 E
布板的也太没有责任心了。
作者: changxk0375    时间: 2008-3-27 08:37
提示: 作者被禁止或删除 内容自动屏蔽
作者: springs    时间: 2008-3-27 08:48
真的很多问题哦。。。
作者: elmma    时间: 2008-3-27 09:17
总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.

1.JPG (75.51 KB, 下载次数: 14)

1.JPG
作者: changxk0375    时间: 2008-3-27 09:26
提示: 作者被禁止或删除 内容自动屏蔽
作者: cmos    时间: 2008-3-27 09:35
原帖由 elmma 于 2008-3-27 09:17 发表 + t" b! f' `$ ~. b6 A$ s" r3 h
总算可以下了..学习之前看了此帖,很佩服楼主.虽然我看不懂(水平不够).但打开一看,着实让我吃惊,走线拐角全是断接痕迹,看起来不爽的.

0 E, W. [  v+ k4 ?6 U
2 w6 h3 V4 b3 t: a0 I$ c在drawing option上钩选cline endcaps就没有断痕了
; l3 v! B" R6 |6 k5 H) K* s+ J9 K5 x6 k2 x2 z" k
作者: elmma    时间: 2008-3-27 09:56
哦,呵呵.见笑了.谢谢
作者: xhymsg    时间: 2008-3-27 10:47
请教，T分支应该怎么走比较好呢？
作者: conquer98    时间: 2008-3-27 10:56
还需学习呀！
2 x  A. z& N* R& d0 K顶下！
作者: xhymsg    时间: 2008-3-27 11:31
原帖由 mzsuper 于 2008-3-27 10:53 发表
/ \5 o/ @* m& `3 @* z. J/ X) ylayou对主板function的影响应该不大,大概在20-30%$ U1 T9 L) `- e) B
但是大约60%emc问题都可以在layout的时候解决! q# m1 o- O* ~9 _, P# s
我们这边都是希望电容的via向里打,减小回路
9 b9 H2 D& [( c! T电容下面如果实在不行也是可以穿线的: c7 e' P3 A! x& {  x- U7 g" G
只是电感下面是禁止的
! {8 H7 o7 i3 w9 r7 X8 Q3 O铺铜通常 ...

: q/ [) Z% k/ y% d是否因为如果从电感下面走线的话，电感的磁场，正好与走线相交，会被耦合？
作者: ccj424    时间: 2008-3-27 11:37
原帖由 xhymsg 于 2008-3-27 10:47 发表
1 o# Q2 R- Q* g2 P& u% s# c请教，T分支应该怎么走比较好呢？
- s* N0 Y' q9 ~4 g

* H3 H' N8 i$ N/ n! [! K+ X& u
一般情况下我采用填补的方式把他填充成钝角。不知道这样是否能行得通，请高手指点。谢谢！
作者: shandianleo    时间: 2008-3-27 12:53
强烈支持楼主,楼主给了我们这么好的帖子,真是受益匪浅.
作者: yangcanhui07    时间: 2008-3-27 13:26
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
3 o9 X  k, N% ^3 L/ E9 A7 l虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ... [/quote]3 H5 L* z* ^. m$ f+ Q2 c  g
. Y0 F8 c+ E1 G' J9 B
尖角会引起放电,所以要避免。ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?
作者: superlish    时间: 2008-3-27 13:51
quote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表 5 k7 \9 _" q1 J* Z' e, u
ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?[/quote]
, _$ i; q; L! b+ s: H好像动态可以     静态就变不了了
作者: kompella    时间: 2008-3-27 17:09
原帖由 allen 于 2008-3-26 14:55 发表 , }" R$ U" {9 v' e0 {
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。4 e7 f' l1 q8 a9 V! o; ?2 h) ]% X* Q
LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...
5 t8 r+ e" K% n
( T5 Y& D- M! a6 i+ B# ?  l' \

$ }) g% a& W% |7 v/ d, W" A  U说得太好了！真的很赞同我们是处在学习中的状态，而不是一直是想学习的状态。
作者: kompella    时间: 2008-3-27 17:35
我想提一个问题：9 p( z8 d8 h- l5 n
" h; C# e* u+ s
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.. e. V. k3 t% C5 `

* @) g" v  R% G! U为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？
0 }3 Z) @* f' q7 L. L2 S6 m& Q5 [4 Y) I: @0 P
我最近用了一块QFN封装的器件，QFN封装特点是底部有一个很大的裸脚GND，Datasheet上指明了这个地方要和地进行紧密连接，以帮助快速散热。所以这个问题我现在很想清楚怎么做才是最好。
作者: kxx27    时间: 2008-3-28 08:55
提示: 作者被禁止或删除 内容自动屏蔽
作者: xiaopengzi2001    时间: 2008-3-28 11:30
天哪，楼主看的好仔细，我怎么都看不出来呢？
作者: cmos    时间: 2008-3-28 14:34
原帖由 kompella 于 2008-3-27 17:35 发表   y  m+ c3 x8 Q" b4 x+ D( \
我想提一个问题：
3 O' [8 V- V7 H, {
  h2 H) E8 {, E+ X% E9 ~/ B7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.. b5 q. L# W; z& _/ P) ]9 ^

( y6 |/ L- p0 Z. p& t8 b* `为什么最好不要跨越呢？通过GND脚进入到器件底部的铺铜算不算跨越？可否再分析指点得详细一些？/ i4 l  R  |7 {5 B: r

" ^0 O, J9 L, j# x, m; F- V' d; \我最近用了一块QFN封装 ...

& \: _8 Z9 Z5 t8 }! f+ T3 ^; l7 t2 ]% K# p

2 C' N/ T- @% l" s* MQFN封装的应用，应该不是我想说的场合。" ^3 l( l9 T, U; t! G2 I3 h
通过GND脚进入到器件底部的铺铜就算跨越。就电器特性来说，影响都不大，我说的只是一个日单设计的铺铜规范而已。
作者: cmos    时间: 2008-3-28 14:42
此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.9 \1 h9 ~, x' R3 a* R& u- V. q

" x. R! w. e* h: v- e% k3 ]2 L$ `每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们薪水，就是ok了。
5 d9 Z5 s" `8 r6 u) |: \日单设计就是如此，尤其sony设计更严，每个细节都有规范的做法。很多可能觉得没有道理的。
; ?8 Q" h. h7 L' z6 q
; ]% o4 S( a  X1 c: ?我是一个很懒的人，做好自己就可以了在不影响性能的情况下，有的时候也会放松下，打破一些所谓的规则。
作者: aiu    时间: 2008-3-28 16:00
好好学习天天向上2 N, C" b" V5 Y4 K
作者: chinsan    时间: 2008-3-30 11:12
好贴,学习中....
作者: linstaryu    时间: 2008-3-31 08:42
好帖，学习中!!
作者: youyou058    时间: 2008-3-31 10:30
谢谢LZ的好帜，希望以后LZ能多点评一些板子，让我们这些新手学到更多的东西。总版主也说得十分正确，很多新人都急于求成，在很多论坛下了很多资料，却很少去看。我们都应该谨记版主的教悔，静下心来，认真看完自己手中的每一份资料。
作者: xiáò虫    时间: 2008-3-31 14:36
学习啊....
作者: lindawang117    时间: 2008-3-31 21:12
看了上述图片，楼主总结得真好！ layout这项工作的确是要加倍细心的。我是个刚刚进入这个行业的新手，经过这一段的磨练，感觉自己不得不认真的考虑每一个细节。其实，这样挺好的，有一个良好的习惯就是一个良好的开始。向楼主学习！！！做完一个板子，就要好好地总结一下，下次才会有更大的进步。
作者: maxchang    时间: 2008-4-1 11:28
请问，如何人工修整铺铜呢？
- ^+ v$ d! E( y. d' @怎么操作啊？
作者: xhymsg    时间: 2008-4-1 11:50
原帖由 cmos 于 2008-3-28 14:42 发表
6 k: x; H: U5 `此外，在现实生活中，我从来不去指出其他layout工程师的相关错误，包括在作别人的改版时，不去修正别人的layout设计.6 U" V: [. f; N/ k" ~8 a& S
6 m' K. z5 K: ]+ j; S1 K) s
每个人的布线理念不同，不是人人能接受的。不同的公司不同的设计要求，boss觉得ok，并支付我们 ...
很赞赏这种做法，不过平时还是可以讨论的
作者: someone_sl    时间: 2008-4-1 13:05
看了楼主对layout的分析，感觉受益良多啊呵呵
作者: may    时间: 2008-4-1 13:45
原帖由 xhymsg 于 2008-3-27 10:47 发表 ; |2 t- d1 |" r: E
请教，T分支应该怎么走比较好呢？
- `5 @/ w5 S* m! g: X7 l2 D
: C% p5 K5 J9 ~5 \
走Y字呀
作者: shuizhuan    时间: 2008-4-1 22:44
提示: 作者被禁止或删除 内容自动屏蔽
作者: WS99    时间: 2008-4-3 19:58
学习了。讲了太好了
作者: franke0000    时间: 2008-4-8 09:08
虽然看不太懂但是还是顶一个，楼主辛苦我们菜鸟一组就靠你们这样的楼主学东西了，向此类楼主致敬！！！！！！！！！
作者: linda    时间: 2008-4-8 15:34
虽然我的水平不高，但是也能看出来这个板子布线太“  粗糙“了！
作者: hotboyfore-tek    时间: 2008-4-9 22:57
看来真的很复杂呀！
作者: droden    时间: 2008-4-12 12:13
原帖由 cmos 于 2008-3-26 15:49 发表
, K! k: a" f8 Y$ u2 h  ]& v$ z+ l% z, C- R

& k, [6 U4 D4 ~! x1 F铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
/ d# e, A; K. d- r虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最 ...
- w; V9 F2 i' s) ]8 g6 e/ Q
楼主是非常有心的人，在这方面给了我们很好的借鉴。 ! q; }" L( o+ }. T* h4 t
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，9 Q% N( C" z1 ^, v
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点一点的修，是一个非常大的工程，/ C/ N4 L1 [" W4 [' `
会占用很多的时间，而且还不能保证把锐角都去掉了。对于地的问题还存在比较大的争议，我们怎么来判断地线对信号带来的益弊？？
作者: cmos    时间: 2008-4-14 13:38
原帖由 droden 于 2008-4-12 12:13 发表 3 U7 w1 ]) j4 D1 G/ r$ ?! t+ L

% n4 e+ J; O9 H( |4 P+ \7 n$ H楼主是非常有心的人，在这方面给了我们很好的借鉴。
. i! y- w2 o+ c4 Y. N但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，5 |. j# l3 y. r% O* i# I
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...
: j2 g. X6 F# |9 Z" J4 \
( z/ Z4 k  c7 A' D) s$ A
是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
% b% O8 p+ H+ k! \2 f  ?6 m" s$ O% @意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。' P$ r% [% e  M0 |7 Z

( D' T/ g# G7 o# H& `9 n所以不是不能完成的任务，只是你做了没有的。) K$ }8 y' C1 t( O$ m7 K; t& b5 C
其次就性能来讲，哪个性能更好，这个没有争议吧。; v" F$ k, y, D8 N

! }+ q8 C( P3 l" i5 l/ v8 u等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。8 b# p, O4 t  A' L+ A# d

) C, H/ [, |1 F+ {7 i1 h0 _[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]
作者: daicy    时间: 2008-4-15 16:59
感谢楼主，希望早日出现你所的标准，给我们这些菜看下
作者: daicy    时间: 2008-4-15 17:02
看到了楼主的标准，真的不错，多谢
作者: yicf    时间: 2008-4-16 17:16
多谢了
作者: peersen    时间: 2008-4-17 13:32
我顶你个肺！！！！！！
作者: howard2010    时间: 2008-4-17 16:14
标题: 看完了，说下，
这个电脑的主板速率不高，可能他们boss觉得ok了吧，( p( j  ^7 T8 L# e: A+ y- r
按照我个人的看法，我们这里上一个板根本完全不能那去生产，
9 w# g8 V7 {! c/ p  i但是老大说可以了……
5 _7 q$ s/ d# y, y, I* i: s$ B/ q我也就象前面你们说的，我不会去指出别人哪哪哪不对，个人理念不同，老大说行就行咯，
作者: guog    时间: 2008-4-19 17:58
也想学习一下可是我下不了那个文件！
作者: daling    时间: 2008-4-21 01:37
很多我还不懂,看来我还要多多去学习一下了!这些都是很好的东东呀
作者: gloryice    时间: 2008-4-21 11:35
向楼主学习~~~
作者: kljy911    时间: 2008-4-22 17:47
学习,楼主理解透彻个,高手
作者: xhcgy2003    时间: 2008-4-23 09:49
非常值得学习。
作者: 海之大为洋    时间: 2008-4-23 22:57
图文并茂
. W7 @8 o$ W  y9 ^好贴
& j: F! O" Q/ Y( J1 e谢谢楼主
% }+ ~) u# a& p- f0 _我们菜鸟一族向你致敬
8 m' q! L9 O* W. I/ ~1 G
作者: tsb0574    时间: 2008-4-24 16:40
楼主太强悍了
作者: protel    时间: 2008-4-25 00:52
这帖我收藏了，经常翻出来看看．非常感谢楼主．
作者: shasha248    时间: 2008-4-25 17:14
向楼主致敬!讲的太好了,让我们受益非浅,顶!!!!!
作者: anlushi    时间: 2008-4-26 19:07
讲的有道理，好好向各位学习！！！
作者: try007    时间: 2008-4-27 21:12
一口气看完学习了不少东西，虽然有很多东西暂时还不是明白，但是相信续继学习就能明白。 谢谢 在一起交流的朋友们！
作者: hedgehog24    时间: 2008-4-28 22:29
好贴呀，看了之后，学了很多。谢谢了。
作者: leex1983    时间: 2008-5-1 22:14
果然是好贴，我是先顶再看，看来还顶的!
作者: skoic    时间: 2008-5-2 23:52
学习了
0 p. Z: u5 x' s* f+ K" V非常好
作者: wty412    时间: 2008-5-14 11:26
分析的不错，顶一下。
作者: zsq0503    时间: 2008-5-15 15:16
楼主分析得很好，有些细节的地方是值得我们关注的。这样才能做出好的作品
作者: ccddll    时间: 2008-5-28 17:37
提示: 作者被禁止或删除 内容自动屏蔽
作者: creansr    时间: 2008-5-28 18:44
楼主果然是高水准，看到了很多自己有点问题。这个捷波有问题，其他人的问题可能有不尽相同。楼主一定看到过N多工程师的不足，建议写一个常犯错误集，像这样图文并茂。这样大家都可以警示自己，严谨工作作风少犯错误。
作者: qwemm9    时间: 2008-5-30 21:11
如果没锐角那么面积不是大大减小了吗?
作者: nj0512    时间: 2008-6-13 13:50
好贴,受益非浅!
作者: mn19842008    时间: 2008-6-19 13:11
好贴 佩服
作者: GLANG    时间: 2008-8-5 16:15
没机会做主板，有的能理解。; N! K0 A5 h! i& a. P% S- K( X
还有不理解的，看来我还得找个人带带我！
8 D; X4 h- f* E4 M  J! M感谢楼主，让我认识到了不少存在的问题在。
作者: lara_bxc    时间: 2008-8-11 15:44
原帖由 superlish 于 2008-3-27 13:51 发表 5 y" e; m) Y) b# B$ _
quote]原帖由 yangcanhui07 于 2008-3-27 13:26 发表 # ~$ B2 {! g  g( A
ALLEGRO在铺铜的选项里面不能自动把锐角变成圆弧吗?
% \( X: d  v- }9 }1 P
好像动态可以     静态就变不了了 [/quote]% Z. f: ]2 W: B

" H& q) n& H  T请教：动态的应该怎么变？
作者: adaegg    时间: 2008-8-19 11:43
确实好贴！这块板子确实比较糟糕
" S# H: Z* T. b& C& H6 E( i8 e; nT分歧到底怎么走比较好，我总觉得自己走的不太好，请lz明示
作者: LHDDSHL    时间: 2008-8-22 14:44
标题: 说得非常好
Allen CMOS果然是高手,我倒希望站长专开这么一个分析PCB的栏目,这样的分析比纯理论来得效果更好( K/ ~# o/ G. @( {
' i1 b  q( ]* ^3 |+ V% c* h7 ^
要是这么做了,国人都会被吸引到这里了
7 Z9 Q6 D5 b, ^3 t+ C) q. ]8 E; H! Y! Q6 [% K1 x/ t0 {
[ 本帖最后由 LHDDSHL 于 2008-8-22 14:47 编辑 ]
作者: lt169    时间: 2008-8-22 16:08
好帖得顶！
作者: jasonlu    时间: 2008-8-24 23:00
T形应该这样走
作者: adaegg    时间: 2008-8-25 15:35
原帖由 jasonlu 于 2008-8-24 23:00 发表 & g4 f' Q: k4 c
T形应该这样走
2 @  g7 L5 ?- N- C9 S7 _, Y
怎么样走啊？
作者: sml008    时间: 2008-8-27 20:54
作者: keyandlin    时间: 2008-8-29 20:40
值得一看。
作者: terminator1983    时间: 2008-9-20 14:00
好帖，受益匪浅
作者: liweijie    时间: 2008-9-21 15:41
很多我还不懂,看来我还要多多去学习一下了!
作者: yun12    时间: 2008-9-23 17:10
LAYOUT 需要仔细小心 不厌起反的修改
作者: 忘顰    时间: 2008-9-26 09:56
标题: 回复 86# 的帖子
Y型走线，就可以避免锐角了。
作者: yun12    时间: 2008-9-28 11:22
很不错
作者: aimi0906    时间: 2008-9-29 16:06
学到了不少,做夏普的板也是很讲究的.
作者: jinshan010    时间: 2008-10-23 13:05
好好好啊啊谢谢楼主，张见识了
作者: lj905722    时间: 2008-10-23 13:57
前想请教一个问题对于双层板，遇到分支，lz会怎样处理" c9 A9 J( r( J& [# F
除去走成120之外，如果完美打孔再走有什么影响？
作者: kellerman    时间: 2008-10-24 00:52
哈哈 不错，多开几个这样的例子吧。
作者: xingzhang    时间: 2008-12-9 23:02
好帖,值得研究
作者: 中国水仙    时间: 2008-12-13 22:19
楼主图文并茂的讲解太深刻了，谢谢分享
作者: cyq155351394    时间: 2008-12-16 07:53
不错图文并茂，让我这新手长见识了！
作者: wesnly    时间: 2009-1-15 09:18
真的不错
作者: jeremy    时间: 2009-1-16 09:55
向楼主致敬！
作者: w8m8m8    时间: 2009-2-6 11:15
首先非常感谢大班们的辛勤工作！- l4 R- c0 J+ X& h
我是一个学生，但是也感觉这个板子走的比较粗糙。有两个问题想请教一下：9 L( J. z% S9 H) j4 u% z
1、关于敷铜，我用的是PROTEL 99 的，并且以前做的板子很少手动敷铜（很惭愧！）。我想问一下，PROTEL中可以手动敷铜吗，还有就是铺铜篇第三图中一根导线接到敷铜上是什么意思？（我在protel 中自动的敷铜好像都是与导线全方位、处处相连的）8 _; i6 t$ m. G1 b
2、我在走45°拐角的时候都是使那段拐线的长度大于线宽的3倍（原来在一篇资料上看过的，记不大清楚了，好像是关于阻抗匹配、均匀性方面的），请问有这种说法吗？
作者: cmos    时间: 2009-2-6 13:36
首先非常感谢大班们的辛勤工作！' Z; s0 ~/ f) Q0 m; m8 p
我是一个学生，但是也感觉这个板子走的比较粗糙。有两个问题想请教一下：" D# e: A2 a' y) f
1、关于敷铜，我用的是PROTEL 99 的，并且以前做的板子很少手动敷铜（很惭愧！）。我想问一下，PROTEL中可 ...$ o: P( O: ~! Q2 I. k0 @
w8m8m8 发表于 2009-2-6 11:15

& n4 _8 a/ l. m
* P' }7 A$ S8 U7 |' }; @: D1：protel 99没用过4 u4 C! V7 N: e/ @
2：没听说过这个说法



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