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标题:
Altium designer ---- 影响 PCB 板迹线控制阻抗的几个相关参数
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作者:
uperrua
时间:
2020-1-6 09:52
标题:
Altium designer ---- 影响 PCB 板迹线控制阻抗的几个相关参数
+ J" U1 U6 s: R% l3 V- l- {+ E* _
在用 polar 公司阻抗计算器 CITS25 计算PCB 板上迹线特性阻抗时，对影响 PCB 板迹线控制阻抗的几个相关参数分述如下：
, ]* d6 ]$ e8 n7 P, e% ~
1、 铜层厚度
7 J5 T/ R- y8 m6 e3 N+ c9 h+ Q1 j
铜层厚度代表了 PCB 迹线的高度 T。内层铜箔通常情况下用到 1 OZ（厚度为 35 微米），也有在电源层要流过大电流时用到 2OZ（厚度为 70 微米）。外层铜箔常用 1/2 OZ(18 微米)，但由于经过板镀和图形电镀最终成品外层铜厚将达到48 微米（实际计算时用该值），设计成其他铜厚将较难控制铜厚厚度公差。若外层使用 1OZ铜箔，则最终铜厚将达到 65 微米。
! h" m9 y) C* y+ Z# X3 j
2、 PCB 板迹线的上下线宽
$ ~8 Q9 y) v5 o& I7 v4 }4 c
由于侧蚀的影响， PCB 迹线的截面为一梯形，上下线宽差距以 1mil 来计算，其中下线宽=要求线宽，而上线宽=要求线宽-1mil。
: F, g6 Z& y$ N4 v& ~
3、 阻焊层
8 {. R0 S( b6 i# P! @2 u9 W4 ]
阻焊层厚度按 10um 为准（选择盖阻焊模式），但有机印后将会有所增厚，但其变化将基本不会带来阻抗值的变化。
. c6 U% K9 Z7 B4 j4 o2 O
4、 介质厚度
* W* K& \0 M2 y6 }% m1 T2 u- a
常用板材（芯板）： (mm OZ/OZ *表示其数值为不包括铜箔厚度的芯板厚度)
& Y9 L2 @# \ g" w6 ?1 s
0.13* 1/1 0.21* 1/1 0.25* 1/1 0.36* 1/1
3 K, n( C8 A- P& X4 \% R
0.51* 1/1 0.71* 1/1 0.80* 1/1
/ {' ^$ V8 f- `* s7 g6 p
1.0 1/1 1.2 1/1 1.6 0.5/0.5 1.6 1/1 1.6 2/2
3 t9 Y" f9 V) Y" R& l4 u
2.0 1/1 2.0 2/2 2.4 1/1 3.0 1/1 3.2 1/1
: S6 d3 v* @* t" W3 ?1 y
芯板在计算控制阻抗时的实际厚度：
1 K( ?! A+ O3 q* \0 h. l1 M
0 g P! N) r" C! E
常用半固化片： (mm/mil)
# {2 B8 a. e2 ~$ s- I' f( t
7628： 0.175/6.9
9 A1 p/ ^) |6 ]% ]( P
2116： 0.11/4.3
4 j( J4 z) }' a0 b- Z
1080： 0.066/2.6
# X' h# p. |8 D, R3 x* i
实际计算厚度时注意半固化片随着两面线路结构不同而有所不同：（mil）
5 o% t. J1 S7 P0 |0 g8 O1 {
其中 GND 层包括铜面积占 80%以上的线路层。如果介质在 HOZ 和 1OZ 铜箔之间，其厚度按 HOZ 情况计算。
7 U5 t5 u4 L" |, }( S) w, c2 i
5、 介电常数
_; U" p* N6 L/ M$ V$ e7 d
● Er 的值是线路板材质的绝缘常数（介电常数）， 它对于线路的特性阻抗值而言是一个重要的组成部分。设计厂商因此有时会指定迹线阻抗值并依赖于线路板制造商来控制流程，以使迹线阻抗满足设计厂商指定的技术规范。
9 T ~3 M- `9 E( h' \" q
● 迹线的控制阻抗与板材介电常数的平房根成反比。
8 @: I& A: l# k6 t# j5 i, x" |
● 通过板材供应商提供的板材阻抗范围为 4.2~5.2，而 POLAR 公司建议单端采用 4.2，而差分若两线间距小会有所影响则建议采用 4.7。
8 e7 W1 D* a4 S1 M. q+ N4 t- @
● 根据一年多来各阻抗实验及生产板，我公司选用 4.2 进行计算能符合要求。
0 [5 U2 e' ~/ i C
● 由于介电常数与板材型号和信号频率有相关性， 请设计人员能充分考虑该影响。如：高频板材有介电常数 2.5 等。
* L0 x4 ]6 ?+ |1 e
" \8 P- I9 V( U. M0 m1 m4 K) l. @1 e
3 x! N: w! J' E, k
作者:
ExxNEN
时间:
2020-1-6 18:32
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