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标题: 请教各位 关于 DDR2的仿真 [打印本页]
作者: xf622    时间: 2009-9-7 20:40
标题: 请教各位 关于 DDR2的仿真
最近老大让看看DDR2的仿真，我刚看了两天协议，发现时序要求比较多0 H$ q' s& N8 C" R- b
而且有一些是光在板级上是不能完全搞定的，所以现在有些茫然。* z8 a) d& G/ _& c) k7 I8 j
( v- ^% B5 _( i- F
    还有read和write的时序是不同的，那走线的约束该怎样设定呢？) d4 R2 S$ d5 j: `
如果按照写时序来做约束，那么读就不能满足。。
! l4 b8 f- p) G7 H9 n6 h/ h4 b& Y, A4 c8 ?' O, k* D
    还是这个要由controller那边去作区分，可是这样的话仍然不知道该怎样去约束。
1 r+ V6 U+ ?. [ 希望各位给些意见！！~~~
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  _3 V: f+ J3 R- h    有没有一些实在一点的文章呢？？看过几篇，很泛泛。。。。。。+ k+ k" l9 l0 _" [0 Q) F7 k
& g) {7 U" ^  Z' P
    谢谢各位
作者: wolai210    时间: 2009-9-27 20:50
期待高手指点一二
作者: 紫枫零落    时间: 2009-10-7 15:39
read和write的时序在本质上是相同的，只不过驱动端的tva和tvb与接收端的建立时间和保持时间不相同罢了。0 ~# K7 x, H7 b- A/ [! t4 v
在实际设置电气性能约束时，控制DQS与DQ,CK与地址控制，等之间的约束就可以
作者: yejialu    时间: 2009-10-8 15:48
1# xf622 9 o( m0 o! P5 i# C
不太明白你为什么要用时序来控制走线约束，你们没有PDG吗？不写LAYOUT GUIDE 吗？时序就是求时间余量。如果没PDG那你只有自己做了，DQS/DQ，CLK/ADD  ，我们老大说SI/Timing都要做。



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