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本帖最后由 soul24k 于 2009-7-22 13:46 编辑
8 X0 u+ S: d# F2 l
. N2 }- m: S! N3 d! _" C! L我从logic导入到layout时出现一个padsnet.err.txt提示:内容如下
0 [3 h8 _5 ~7 j" ~ TDesign to Library Part Consistency Check
( c4 z2 D9 F0 k+ I----------------------------------------
% T6 J# R4 M9 M/ N, r, e1 {No Library consistency checking errors.4 Y! y% J/ `0 s
) j. U9 W' @4 A. ~: g0 J; Y# B I" m
Single/Zero Pin Net Warnings2 e* W0 ?3 C8 c6 O Q& u2 C' G
----------------------------% q! Q0 L' \- B. f6 g9 K- |
Net 12V has less than two pins in PCB net list file.
' ^8 y# N+ i, q) ^
: V# K& p0 M3 e1 m0 b3 hSchematic Connectivity Errors' Z7 o- Y; J1 D% a% t3 y
-----------------------------
3 K3 ~9 E' O9 o8 U. z. k
9 ^* X+ f2 p& @) X, `+ \- Y. Y$ NDangling Connections without a Net Name
' T; q' i: ?0 Q( p0 c. h5 d9 y; {1 S) ^" ^+ {+ |* D
SPI_FS
+ s3 l3 Z! g4 hAV-SD X2624 Y9946
: h5 n( J% Q$ c$ } n3 t5 X2 e/ a4 }2 p( F; Z& }, Z6 G n w+ d
V_DI1
" v* V- j1 [7 W- p" _# m& _/ \AV-SD X18814 Y6900 8 R; V5 V! a% @% j/ ~5 m' t
......
- @: m8 d( |- N" m因为原理图是从orcad里面导过来的,如果对这种网络重新连接一下线就会消失。以上绿色部分在PCB文件中对部分进行了对比,发现网络也没有错误,不知道这种错误会不会影响后续的确layout,是不是不能忽略? |
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