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标题:
Xilinx.com 和 Xilinx 技术文档中的常用术语定义（5）
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作者:
uperrua
时间:
2019-8-14 09:30
标题:
Xilinx.com 和 Xilinx 技术文档中的常用术语定义（5）
I
5 G8 F# B% {* S, j( k5 c6 F/ K+ w
I/F
+ Z# J+ N! e2 {& s5 W
接口
, C4 O8 p4 J8 c+ [1 B8 V
4 g0 j" e) j! D8 z6 O; Y7 }
I/O
9 w3 y/ p" d6 K2 d$ T
输入/输出. 可用于打开和关闭芯片上信号的物理连接和各种电气标准。
- s3 c6 Q& X) A; Y; o1 w% E& A/ F
" d/ N! {* b) t/ @6 v
I/O 库
+ ~- S9 b% K' g w! X' i
IOB 模块组。
+ C% L9 B3 [- z2 t) l
5 G1 d* R3 H$ `* f/ k1 O$ s
I/O 模块
_ m3 i% {/ ]* f- c5 v
器件的输入/输出逻辑，它包含引脚驱动器、寄存器、锁存器和三态控制功能
7 ?: k3 P4 C8 d- A
; z8 b! Q. F6 e4 t+ _) ?) E* I7 m
I/O 管脚
$ x% r9 U" O1 R
输入/输出管脚，用于连接设计逻辑与器件引脚。
: T5 Q' K4 o2 e
, N) y2 ^1 X& R, ]4 c
I2C
; Q& r9 T& {' r! \3 m- g$ Z9 D w
Inter IC 总线
' I2 \# h; n( p$ h3 H' a9 Q
0 a; I& f! Z3 q2 C$ j' d7 l* z
IBA
3 T2 I2 a2 z/ j' V
集成总线分析器
5 W' @( X( {! ~# v0 N1 o6 a4 K3 z" {
& g q8 g+ [) ` Z
IBERT
9 B$ g- v& T1 R. t* e- O6 X
集成式误码率测试器
2 ?6 |6 X( b/ u- J
" A# Z7 z8 Q( B2 f2 |+ ?. |
IBIS
( O+ F5 k# E9 f+ Q+ h6 s
一种输入/输出缓冲器信息规范。器件建模标准。您可以使用 IBIS 来开发行为模型，该模型用于描述器件互连的信号行为。
3 r: B0 H' u0 W- e- t! O
. k: j2 b! @* ~8 p; I
IBISWriter
$ n! K$ d. `& ]! i, r% k `
输出 .ibs 文件的 Xilinx 命令行工具。此文件由设计使用的引脚列表，连接这些引脚的器件内部的信号以及连接至引脚的 IOB 的 IBIS 缓冲器模型组成。
: J% P7 E' l1 K0 e) z
( U: e0 W9 b1 Y3 v, ]! R+ E0 S/ g
IBTTCC
. O q$ g% `# Y' T3 S
不定字节传输命令计算器
3 s& H. U0 t+ K/ R
5 {4 \% x1 [! |8 b2 ?
IBUF
' ^3 y9 m( h+ r: J6 A7 ?) d
输入缓冲一种电路，它可以保护芯片，避免其最终导致电流溢出。
, w4 z. ?" d/ d, l1 C: M
6 C" q0 D6 d! ]; ?2 T S
ICAP
! R7 y( o7 [% I0 G4 M& Y! j/ Z
内部配置访问端口
3 k3 M9 ]' X$ N, U
6 m) ^/ b' d }) x
ICR
4 ^9 }7 w% \. f* D
中断清除寄存器
: `/ \8 [5 q) A3 M$ O
$ g* K( }- i. q1 o4 g
ID
0 s, k) d% n" k
标识符
" v4 ]! f$ x; V' d4 Y0 r) R; C" Y: w; c
1 ]$ [& i! `: Q; H
IDE
% `5 D. M: p1 H8 }' y7 j
集成开发环境
% d2 Q+ M) X4 F3 q
) V6 x! c8 ~5 A
IDELAY
* @( U# Y* |/ T: W0 {1 v
输入逻辑延迟
4 w' Q$ y9 \& n
. y& ]3 _+ e: c
IDR
+ y: d5 O% L/ @: f" ?* s6 D# }
已接收消息的标识符
Z3 p" P/ @, h1 y# G
7 G) W( E9 X/ {# z( B
IDSEL
5 N* P7 x! d/ ?# t# b+ @- Y
初始化器件选择
+ o7 r1 U, n( H$ l; j
* c/ k q$ A, w) {
IER
5 K" p3 y* h/ K! S- z5 }% F
中断使能寄存器
0 E M5 }8 y6 L8 m9 v9 N4 l+ _
1 S) g+ V' o) f) k5 d( Y8 n
IES
1 b& `) c3 p, W8 G5 P* V
精锐型企业仿真器
4 i( M9 x. W2 I2 e* ^9 `
: W% _ l9 O5 ?7 h I3 l
I/F
! V0 F2 U/ u8 W, N- d& h1 n8 V
接口
. W: }! X4 h$ I, \# g
2 z3 o* h. n4 y4 Q; T7 M# {
IFG
4 \2 k" J+ l5 e7 H; Y; r7 s9 Q! C
帧间隔
! U P3 e# n7 _8 z
" t* r) ]" n9 C$ g
IIC
, F/ H" e# I$ O
集成电路
% B' t5 \% { y% L% S
& Z! Q! d1 N0 y( R
IID
, G9 v0 h4 ^* E. e$ j5 K+ L- ?
中断 ID
4 m/ }9 S; d: s- k7 y; O( I
. u: c: `& ?4 y* S
ILA
3 q/ A* \2 n: A' U
初始信道调整
0 j( R6 B/ M7 G. o, k
\9 ]- i1 `' p0 {
ILA
1 _ p& Z) @% g) i5 D: p/ r v* V1 l
集成逻辑分析器
% N. e3 }* f5 G5 e6 }- B% c
( j8 w1 I! ^1 @: W' G, E! ^
ILMB
+ X# X- W" R/ Y% [5 q# ?
指令端本地存储器总线
" [& t% w4 s, F5 }. Y, g
/ s1 |7 t. x7 W+ c s ]
ILS
2 b; r8 A2 x% I5 m/ {
初始通道同步
8 _# f1 m5 |, U# o
, z0 j' e/ P) Y! O
iMPACT
3 P7 P) `# A/ d3 a
是 Xilinx 命令行和基于 GUI 的工具，允许您使用边界扫描模式来配置 PLD 设计。您可以使用 iMPACT 下载、读回和验证设计配置数据，并创建 PROM、SVF、STAPL 和 System ACE System ACE™ CompactFlash 解决方案编程文件。
: @- a+ O9 ^' w# X( B: Z
0 \- O3 [+ b7 a. H3 S- f
实现
3 p& X8 F+ \4 p$ X& P: S, j
是设计映射、布局和布线的过程。是设计流程的一个阶段，在该阶段将进行设计布局和布线操作。
7 k7 V( d) m' j
6 Y1 r7 [& d& p c; u+ M, z8 f
实现工具
3 n# G# J. Y6 X5 {' W$ p
在 FPGA CLB 和 IOB 单元中实现设计（宏和逻辑函数）的工具。
9 d3 j2 U$ C4 R
3 L: Y5 T1 q# N3 {& [
包含文件
; g6 H) v* y4 `
由顶级文件中的 INCLUDE_EQN 语句指定的 FPGA 和 CPLD 方程文件.
; b) H, P* t1 F3 C& b; v
6 I. U B: d/ z& r* M. d, N
索引
0 K( F: L N! v. p1 j
总线最左边和最右边的位，用于定义总线范围和精度。
6 w2 ^9 t+ |, e" e& l# S$ ^- I0 n
' L- C" ]' F Z. e' _) y3 l
InfiniBand
7 o/ c- [/ s" H% o
采用 2.5 Gbit/每秒线路速度连接并支持 1 路、4 路和 12 路链路带宽的全新行业 I/O 规范。应用包括远程存储器件和服务器。
" Z1 {; J: v) q0 a) S* ]
N! l+ l$ g" x1 B ?! |
INIT 引脚
9 B9 e b `! A( F% K8 N
器件引脚，指示器件在加电后何时准备接收配置数据。
! d' \! Z% h$ y. d/ W
+ `; d) d' i+ S" Y5 F4 j
输入
" }6 I6 ?1 x9 g. ?' x
数据传入的符号端口。
: v P% U# ?; ?6 [4 r/ l* `: l' q
G1 j/ [$ H, L) |- f1 Y/ }# {* i
输入负载
( b |7 G$ v( z y) y6 j3 S, L& y
指定输入所表示的指定单位负载量
8 A- {+ M7 ~; B- Y
; L4 @+ O- T' S6 `5 M
（输入/输出模块）
1 k) O" Z/ b3 A; f! v
是基本元素集合或组，用于实现 FPGA 器件的输入和输出功能。
* M* [, W$ y9 J, H. {
: B0 @3 ~- g9 d8 f/ w
输入管脚寄存器和锁存器
. u2 A" W. Y& r8 ?- l
位于器件 I/O 管脚部分的 D 类寄存器。您可以使用输入管脚寄存器替代宏单元资源。
4 `, Z$ I3 t q4 k' I
2 |6 P- R: [7 R G2 I
安装
$ V+ M% K5 G" D4 I' d+ t% s
Xilinx 安装程序用于将 Xilinx 软件安装在硬盘或 系统实例中。.
' E" g, O7 `4 q. H3 |3 q" g
% k4 y/ z" E% C: L
实例
2 \" y9 j% c+ J' j
设计或网表中的一个特定门电路或分层元素。“符号”一词通常用于描述原理图中的实例。实例是通过引脚和网络来互连的。引脚是一组端口，您可以通过这些端口将实例与网络连接在一起。您可以使用基元实例来描述平面化为最低级结构的设计。
! D, T* A1 r! F, F( s" Q
Y& H7 G, |+ m" a* p8 \; C- s/ g
例化
9 n+ B6 T& Y3 o7 e% N
是一种放置符号的操作，该符号表示设计或网表中的基元或宏。
0 c' B5 \1 Y2 D. A1 H$ W' U
0 N+ r! t8 q' C
系统内编程
$ B, L R0 W7 Q
在复杂的可编程逻辑器件焊接或插接到用户系统之后，对其进行编程（定制）的方法。
, y7 v; i6 W0 t/ t. Q5 k3 J
. Q+ e, c' |5 S
知识产权
4 o4 ?' C3 {# x6 j. T+ Q# q
可在可编程逻辑中实现的一种功能或算法，具有定义的接口（输入、输出和控制），而且基于该接口具有确定性的表现。IP 可作为源代码或加密网表进行交付。在半导体设计行业中，IP 是指预定义的功能，如处理器或总线接口,通常已从软件开发者那里获得许可。 您可以直接在芯片，如固定逻辑或可编程逻辑器件中实现IP核，可以在产品开发过程中节省芯片设计人员的设计时间。 内核的同义词。
$ z$ h% e2 o+ z4 `
4 X6 M3 G$ E6 W( T r( w
交互
" q, U7 R$ O7 t; E) S3 ^7 D/ r
交互描述的是一种流程或工具，它需要与用户进行交互才能执行或完成其任务目标。
/ m, T4 ?$ s) c$ K
* Z5 G: j: {" n2 |5 U# M' A: b
互联
, @- r$ u; u2 R
在可编程逻辑中，用于连接存储器元件的芯片可创建逻辑电路。
4 S R# z9 ]3 y2 T. S/ p$ ?
3 O! C1 s! [0 [9 a2 }: ]
互连线路
! J% {- O% j$ @$ y( f% C
网络的任何部分。
: ]' l. [& g, d& F9 K( E4 A
3 S% ^: s5 `. s0 F5 {" R1 h
接口程序
% @% |$ p9 p2 k
用于将设计文件转换为 Xilinx 格式文件、实现文件或仿真文件的任意 Xilinx 程序。
s$ k8 e3 ]" S; Y
1 d9 U8 i8 K3 d9 n5 h% Q* E: f
内部缓冲器
& P3 ~8 t7 S/ P$ K. x, x; b
测试平台波形编辑器用于保存图形信息而使用的存储器。此区域有别于测试平台波形编辑器中的剪切板和副本图形对象。
# _- a" P6 W0 V _" y& r
) ^5 S3 E; i) l+ X
I/O 端口
7 {8 L* ]& w4 B& x9 \; }
I/O 端口是分配至物理封装引脚的用户 I/O。每个 I/O 信号都可定义为一个端口。
& c: g! k9 c- w
) n; |3 Z( l4 g4 a( g
IOB
: v1 B" H, Q( n# n" `
查看 输入/输出模块。
. a) B" u$ f* s, h: c+ I
( _; K& G: G3 |
IOC
) z& q4 k" u G! Y; Z/ X
在完成时中断
: m: h5 Q- t! K1 a% `; E
" v8 P z. O: |
IOP
( m8 ^* Z/ L% _! M
I/O 外设
5 M- F* G; |2 j F
3 r9 o8 N9 Z: p1 J
IOPB
4 w+ y M" R0 f6 |% _- |; S! T; m
指令端片上外设总线
* B; ]9 ~# p" r. Q( f
8 R; j0 r3 Y' A( q/ @
IOSTANDARD
+ V( F5 V1 u1 X
一种基本映射约束和综合约束。您可以使用 IOSTANDARD 将 I/O 标准分配至 I/O 基元。带有 IOSTANDARD 的所有组件都必须遵守 Select I/O 技术组件所遵循的布局规则（库规则）。
! Q" f( @* i. F/ k5 o7 r8 U& G
& ^' O9 H5 z6 W. d" d- I# U
IOU
9 g2 i! {# o7 U
输入/输出单元
3 x8 g, m5 D9 b, A
4 x, X% j1 I& P+ Q: K
IP
2 U8 V' l1 ]" s. |
查看 Intellectual Property.
% a: z" d3 f" Y1 A! V6 W
Q7 ?9 ?4 h/ k! ^& k3 M
IPG
0 v0 _9 c; l F: T6 W- a
封包间隙
4 H+ X+ y% {7 g* p9 H
3 S6 o1 A9 X$ y
IPIC
6 ?/ o) r& @; P9 R
IP 互连。
{$ p* d- K! R9 z: H
% e! c* E% O* ]) X0 J# ^
IPIER
% t+ h& J! R' s; X2 P* }
IP 使能寄存器
3 D6 ~0 }5 n5 I- n3 n
. Z, k0 B5 Y* F0 d& I1 a5 R
IPIF
3 F; C$ M7 e! w% o. _, y# {
IP 接口
) I9 y; e! h7 x+ t& N
) g% o# o! P. M# ^/ r
IPIR
8 T9 _# O" H; s
IP 中断寄存器
6 k- v( f7 D# G6 u& n' a W% T( c
, p! |6 n B% L. @2 s4 `! W& a/ `- q
IPISR
( Y- e# j% O" e- P5 {
IP 状态寄存器
! ~. V* X3 Y+ p) F
9 v3 Q3 N9 Q6 _ J l# `
IPR
3 l/ V. q! F$ s1 Z
中断挂起寄存器
8 h1 x$ }" a0 K8 s+ q& B1 p
2 \( J: v/ z7 T; Q+ O
IRQ
8 z2 S/ l+ V2 H, B
中断请求
4 Q: g, V6 _2 J: i$ S/ J5 V
( \8 { }% v$ @6 ?- Q
ISA
, P1 v7 F: A' P% M0 ^
指令集架构。ISA 用于描述如何为编程人员显示处理器的各部分内容（包括指令集、寄存器、中断、异常和地址）。
! }0 P' O& u& _1 D6 I3 f7 a0 M
" W; o5 T% e8 l: P
ISC
6 G% C! s$ U$ E' T+ _: s( l
中断源控制器
) S) L5 ?" Y; _1 c! V/ u$ h
& m9 K, \5 |1 r0 B* Z' E2 q
ISE®
3 Q9 ~# y1 H& t6 ^; u
集成软件环境
: X) D) k, o; N4 k6 W7 O3 _* b
1 T4 _! e8 u3 t0 F
ISE 文本编辑器
# S5 e* s( P5 }! t5 P2 E
是 Xilinx 软件，您可以使用它来创建、查看和编辑文本文件，如 ASCII、UCF、VHDL、Verilog 和 Tcl 文件。
$ I& H5 {; S& _% A, P) y' T
% x3 a8 ?! W! {2 V7 b$ j
ISERDES
- I8 u# w- i9 J! E2 Q6 `
输入并串行转换器另请参见：SERDES。
% m, c# S- p# t' z
) Q) h, v q' i" x' D4 N5 o1 I! U
ISim
& j) H- R" }6 F7 L& X! L
ISE 仿真器软件
$ p6 L, \! `. E
) J8 V( P; b( v1 \
ISO
+ x& L$ h7 m/ Z* y
国际标准组织
% H; r5 M7 H4 Z& J" M& w
" Q$ X; {& W' X. x
同步数据传输
3 H5 W2 F- t7 T9 g. Y( w
一种具有时效性的数据传输，如视频等。它依赖于有保证的时延和带宽。
- \$ t/ i l9 u0 x# `
; R! H" B- a5 s6 `6 {: @! s' j4 t
ISR
4 g2 O& S- v9 b# S9 Q1 x$ ]
中断状态寄存器
9 d2 A4 _+ S; A, l3 W
/ |) R0 w& b F# ?
ISS
8 b" k% }! c& i8 @1 p% E
指令集仿真器
6 A$ L9 K/ a" W% j& t, o: ^6 i
( }' ~3 p$ v* O3 v. R* r! K5 }1 H
迭代设计
; o7 q) Y# K/ ]3 G6 e2 J
使用指导文件将更改的逻辑添加到已经过时序验证的设计中。它将使用指导文件中的 FPGA 资源来实现尚未更改的逻辑，从而可确保这些路径上的时序保持一致。对于已更改的逻辑，它将使用通用的映射、布局和路由过程来实施。
+ a# K9 }: b: e6 _1 l0 L; _
: B; }$ \) Q1 t p2 _7 m' M. [
ITM
# C v5 x+ b/ ?7 K" i
仪器跟踪模块（CoreSight 子模块）。应用于 Zynq-7000 All Programmable SoC。
' q7 G( v# u2 p$ X" Z0 s# |! H$ K( M* y
8 _, G/ K+ X- a3 M! @% B! t
IUS
# u5 E6 R% l" ]* w0 @4 z" z3 Y
精锐型统一仿真器
4 k! \# \! e y; k! f( z' V5 }
2 m) V; G, m# S( @# [8 c9 `" u4 V
7 ~3 s' l' B' S; J
J
2 J) N( W" ]4 y+ C" M. S3 e2 |
JEDEC
0 N) G( [+ \4 W" i
电子装置工程联合委员会。将器件位图信息下载到器件编程器所使用的 CPLD 文件格式。
3 {7 P2 A! Z' y7 P A- t0 T
" j5 U# G* y5 V- w
JESD
8 C" `& `) m5 T m- D
JEDEC 标准
# M N, h8 X% { i/ l1 f6 [
' J. A, l' N# W( a2 m
JTAG
1 ?. Y- L% y; I' B- j
联合测试行动组、IEEE 1149.1 标准测试访问端口和边界扫描架构
; B* U+ C& z$ j0 g: t
% F+ @4 @, c$ K
( T4 Z- I# [" q& Q/ }$ w
K
) g. y* f& a m8 {0 L L) B
卡诺图
# a9 `9 \6 _; H" c N4 ?' z. ]. X
是函数乘积的和的二进制表示方法。卡诺图是一种真值表类型，您可以通过该表获得定义了函数的简化方程。这类方程的简化称为极小化。
7 `; O% E* V8 O# M, _" @3 O6 R& _
& s! M1 X; ]) K2 f% o/ M
KHz
6 U1 ]- R# k$ O7 o$ ]* s/ a* _* H
Kilohertz
4 I+ g# |- \; C: K
& p. l5 D3 a( F) U8 a1 e! y8 F
KSPS
% L2 ^- w9 ]6 t2 _# w
每秒一千个采样
% q4 Q* Y( _2 f, s3 z8 |6 B8 D J
3 s; H% ^- z0 X5 V9 J$ k+ T& a
5 k! v% A9 K1 S3 o( {1 Z, g& e
0 v1 \ p" n2 k' ^/ b8 \- W6 K5 c. \/ e
* o3 l( ^. S& k x/ v! i% c+ m; E
作者:
wu68aq
时间:
2019-8-14 18:43
看看。
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