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标题: 几种并行的Serdes接口求教 [打印本页]
作者: kevin890505    时间: 2019-4-13 11:05
标题: 几种并行的Serdes接口求教
最近接触DSP（TI的CC6678）和FPG（赛灵思的K7,V7）。涉及到几种并行serdes，比如PCI-E,SRIO,HyperLink，JESD204B
$ E# U5 j: p: z3 f3 y然后，我看到之前他们做的板子，全部都做了RX,TX组内的5-20mil级别等长。1 D% Q$ o7 Z" c: L- V3 |
然后我就不太确定了，虽然说做了板内可能没问题，但过背板，鬼知道信号走多元，这绕的线，损耗，串扰太吓人了。5 z! s7 }+ D1 u6 i9 A
目前就有一个板子PCI-E3.0数据跑不起来，还有个204B设计12.5G，只能到6G，绕线绕到姥姥家去了都。
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% J% z" s9 X" g2 J1 ~& X我很早之前用PCI-E查过资料，intel有说这个R,T只需要差分做好就可以， RX,TX的class内无需等长，因为内部有对齐机制。6 V  \1 M) L/ M; C6 [- |9 g
然后我看了TI的user guide，说让这几种全都要等长....................但是就基于PCI-E的说法差异，我不得不对TI的另外几种等长持怀疑态度。) j8 x3 \: e5 V0 c1 O$ B
但是其他几种，我死活没查到准确的时序方面的说法，到底用不用等长。只是说了，在PCS层，lane都有align功能，但只是提了一下。
3 b8 X2 w; f4 D% }' u5 s+ [/ x0 G所以请教下，有做过的大神，有没有这方面的资料，明确解释下lane的对齐，到底要不要等长。! Q3 x% e+ N' o
我这人有强迫症，我关注的问题点，不找到答案心里很不舒服，哈哈。  u0 J6 t, m. H3 J( ^* g
希望懂得大神不吝赐教，多谢。
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& e2 @: h+ A6 G9 _, P% O. Z$ L3 ^我搜出来好多资料，还正在查找，但众人拾柴火焰高，大家一起比我一个人效率高。! ~+ z: E, F4 k* l
呼叫下搜索达人狗大神，给我点过期狗粮9 K& U2 J; W6 D6 h
作者: 超級狗    时间: 2019-4-13 11:36
但众人拾柴火焰高，大家一起比我一个人效率高。
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提油救火！. t) b: Y& x3 n4 ^$ P4 l8 w/ Q
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作者: 超級狗    时间: 2019-4-14 01:11
我很早之前用 PCI-E 查过资料，intel 有说这个 R,T 只需要差分做好就可以， RX,TX 的 Class 内无需等长，因为内部有对齐机制。
/ L# j7 @8 o7 B/ q& W4 ?6 `然后我看了 TI 的 User Guide，说让这几种全都要等长....................但是就基于 PCI-E 的说法差异，我不得不对TI的另外几种等长持怀疑态度。
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美帝已經在談判桌上打趴你們了，你還相信他們講的鬼話。
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PCI Express Routing.jpg (55.25 KB, 下载次数: 6)

PCI Express Routing.jpg
作者: 超級狗    时间: 2019-4-14 01:15

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PCI Express Interconnect Budget.jpg (53.7 KB, 下载次数: 6)

PCI Express Interconnect Budget.jpg
作者: 超級狗    时间: 2019-4-14 09:40

102492-layout-design-guide.pdf

1.53 MB, 下载次数: 40, 下载积分: 威望 -5

作者: kevin890505    时间: 2019-4-14 09:41
超級狗 发表于 2019-4-14 01:112 J  o1 g8 P1 p" o5 p: Z" a
美帝已經在談判桌上打趴你們了，你還相信他們講的鬼話。

0 f8 P: K% T+ T: L6 w. l就是因为我之前瞄到过类似的这个说法，PCI-E不需要等长，TI的文档说要5mil等长...........我就头大了，怀疑之，8G线，绕等长感觉是没事找事的节奏。5 X2 O+ }( N' k
因为TI说，SRIO,HyperLink，都要等长，还有JESD204B，暂时没找到明确的说法，我在从规范里面找，看能找到不。0 q1 ?6 ^  Z5 a/ R
多谢大神，效率杠杠的！！！！！！
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作者: 超級狗    时间: 2019-4-14 12:31
本帖最后由 超級狗 于 2019-4-14 13:28 编辑 / K# W0 ]; ]% v; v/ ?
kevin890505 发表于 2019-4-14 09:41
( @( E* z% W' Z就是因为我之前瞄到过类似的这个说法，PCI-E不需要等长，TI的文档说要5mil等长...........我就头大了 ...

5 C! z  Q9 Q2 A) L, c就目前狗糧庫的挖掘，不需要等長是不同的 Data Lane 間，差分訊號兩組走線還是需要等長。
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"Trace length matching between pairs is not required."
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$ }, ^) h* [; m5 v  ^# K! y走線總長度還是有限制，不可以是「峰峰相連到天邊，此情綿綿無絕期」。9 `1 Q6 A( h* `$ K

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作者: djadfas    时间: 2019-4-17 17:35
个人认为和芯片厂家有关 做过intel和NVIDIA 对等长和长度 有明确等长要求的 可以去intel网站下载一个看看pcie3.0走线要求 很详细
作者: EdisonZheng    时间: 2019-4-23 08:43
pcie要做组间等长的，pcie协议有明确要求，因为组内的serdes串并转换后有时序要求。
作者: EdisonZheng    时间: 2019-4-23 08:46
你说的绕线会导致速率跑不上去也不存在，因为等长都是以最长的那对线为基准，你绕不绕线系统都得搞定最长的那对线。
作者: wcf88123310    时间: 2019-4-25 20:06
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作者: anguchou    时间: 2019-7-11 11:04
作者: HRBWCB    时间: 2019-12-6 09:29
学习学习
作者: snutqq    时间: 2019-12-6 14:58
等长要求还是要有得，不过是对内，对于对之间不做严格等长要求



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