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标题: Hyperlynx:使用上的一些问题？ [打印本页]
作者: anjingcoward    时间: 2009-4-24 15:46
标题: Hyperlynx:使用上的一些问题？
本帖最后由 anjingcoward 于 2009-4-24 15:53 编辑 9 |7 q* e; Y4 ~7 K9 f

1 R) O. K- @3 n, L0 }$ h, f; c最近在学习Hyperlynx软件，遇到一些可能很简单的问题，
4 x5 c' \( l( M, R可我弄不懂啊，希望路过的高人稍微指点下！具体见附件！FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \; X! V4 K" Y* q( C+ o  L$ c! M
% ]$ P9 h2 x6 v: ^5 H+ H* e8 y( \- P+ B3 @
谢谢！！！

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作者: forevercgh    时间: 2009-4-24 23:14
图一：引脚名称; ?5 N$ U, Y6 ~: [8 v) J
图二：频率可以自定义，参考datasheet，你提到的带宽什么意思？虚拟示波器不用考虑带宽! r0 R* O: I( V0 @) x
图三：没明白你的意思0 \7 }6 r* l* m/ G9 g* \& _4 l
图四：仔细看下英文，没有玩过protel，不懂
作者: anjingcoward    时间: 2009-4-25 09:12
TO forevercgh版主：" E9 ?2 o. W5 f+ R" C, R) i
图一：那个QB不是在Signal栏里面吗？
9 z5 R8 P7 N. R3 C      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择，不是pin啊？- O; \7 b( b8 h, W5 r; ?) V. \- B
图二：U1不是代表IC吗？那每个芯片是不是都有个工作频率带宽呢？
1 L2 r/ o0 \6 x      我的问题就是：133M是基频激励吗？5 r- \) x2 U' k# x( {3 T
      考虑到IC有相应的带宽，所以这块频率不是随便乱300、500等乱输入的吧？输入原则是什么？4 G8 P4 @" r0 p
图三：Hyperlynx的Boardsim不是有两种分析方式吗，针对串扰而言，无论哪一种方式，  |& G8 H% S* T% q
      我们在做仿真的  时候都要指定串扰阈值，比如都用40mV吧，
3 q6 G+ E6 Y1 x9 u# _! T* f/ i+ y      我的问题就是：当我用“快速分析”的时候，在Report中，很容易看到有哪条net是victim，- u7 \4 ?% @. P* F7 W
                    哪条是 aggressor，也即是说串扰被软件检查出来了，
3 F, m5 a, ~. u0 A) V0 l                可是在“详细分析”的时候，被分析的net的Report中，无论阈值设定40mV+ ~# g! O. k8 s$ m
                              或者更低，在Crosstalk那栏中，总是写着NA，这是怎么回事啊？
, `; h1 J& w- |. }$ `                    好像串扰没被分析一样？/ u6 n/ q  z6 h9 \; |( N! p; W- v
图四：当把Protel做的PCB导入Hyperlynx时:  }+ K3 `% Q+ A4 Q6 g; D
         弹出warning：说没有Plane layer，让在Stackup中设置一个Plane layer，那这个层随便设置吗？
作者: forevercgh    时间: 2009-4-25 21:08
图一：signal就是pin，你用datasheet对照ibis model就清楚了2 [! A; k7 ]6 [: F& q0 B  [
图二：U1就是实际IC的等效，你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率，那么你设置的133M就是基频。
! L4 {5 M8 D/ N# T5 s" J图三：NA没遇到过，maybe你的设置有问题
2 k1 J$ |/ R! t+ T  z图四：这个牵涉到层叠设计，你可以问下PCB工程师
作者: xhymsg    时间: 2009-4-25 21:29
设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样
作者: anjingcoward    时间: 2009-4-27 09:04
TO forevercgh :
* r  I$ ~  ~' n9 V0 ]1 e1 Q5 i图三：我按照教程DEMO.HYP来做的啊，在“详细分析”的时候，9 m& ]+ ~: W* E
   Crosstalk项就是写着NA的，forevercgh 版主可否简单运行下那个例子，看看Report呢？4 ~# a5 N' L  p
TO xhymsg：1 F8 x' X& _" c; t# j
图四：你的意思是说，Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗？
作者: anjingcoward    时间: 2009-4-27 09:19
请问楼上的二位：
2 j3 _3 n) \% }- _    谁有将实际PCB导入Hyperlynx的教程？
$ t+ v, t( u. C! q* J! B    能共享下吗？
作者: dsy198677    时间: 2009-4-27 09:31
叠层设置出问题是因为:你的电源层和地层定义错误，不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看，可以在HYPERLYNX  的STACKUP里进行设置，也可以在PCB里LAYER SETUP中进行设置。
作者: anjingcoward    时间: 2009-4-27 09:56
TO dsy198677：
7 x9 R$ O' `7 B! V& N- Z5 t    came plane是什么意思啊？
) R  O2 h% R/ a0 Y& Z    另外请见图：

Snap1.jpg (129.76 KB, 下载次数: 4)

Snap1.jpg
作者: xhymsg    时间: 2009-4-27 18:15
6# anjingcoward 9 B1 [7 A# W& G% K  |! ^- E
惭愧，我也没有实际导入过，但是推测是这个原因，就是你PCB的实际层数和你的STACKUP中设置能否对应起来。
作者: forevercgh    时间: 2009-4-27 20:26
cam plane就是平面层，通常设置为power或ground。
: N  O; T5 ?, z! A请楼主弄清楚几个问题，然后潜心研究SI
5 A; h6 i! {5 W; J6 k  x, ]. ~1.什么是特征阻抗
# X2 ]  K3 U5 y- U# D: y0 E- b2.参考平面用途
& K+ P+ ~8 J# `/ h: y; W3.PCB的层叠设置的原则和原因
0 X  N0 r: h$ ^6 Y& @; x4.什么样的板级走线要考虑SI
作者: anjingcoward    时间: 2009-4-30 08:56
对于第一和第二个问题，还知道一点8 a( b7 {7 \+ f( a4 O
至于：) r7 t. p# w# a6 A& ]% h# h( [
3.PCB的层叠设置的原则和原因
0 N5 ]. M2 l2 n) C) b3 d! @  W; O4.什么样的板级走线要考虑SI
7 B  l: Y- }3 h1 W, }2 _  n请问：forevercgh 版主，我应该看那些资料呢？
作者: forevercgh    时间: 2009-4-30 09:07
本帖最后由 forevercgh 于 2009-4-30 09:09 编辑 " w! H" t! R5 s" g4 M8 g
  F' h4 @9 ]/ ~: t8 q
Howard Johnson, Martin Graham. 《High-Speed Digital Design》+ @: \/ r+ S3 P+ l# ^
国内也有中译本  《高速数字设计》! B+ q0 N+ G6 X* W+ l& r" @
E文比较nice的看原版的，翻译后的某些用词会让人很晦涩。
; ^! g7 j: A8 e2 m) F& m) ^' v2 b+ i
5 s: U4 _# P2 ^1 y6 j: r% E; V6 K) QPS:如果是要搞SI研究的，PCB layout的实际工程经验是必备基础条件。
作者: anjingcoward    时间: 2009-4-30 15:33
谢谢版主的回复，我去找找资料！



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