EDA365电子论坛网

标题: CLOCK是否有必要包地？ [打印本页]
作者: may    时间: 2008-2-28 14:52
标题: CLOCK是否有必要包地？
最近做一个案子遇到一个争执不下的总题：
7 D  n) L7 N6 p' N4 |) L就是CLK线是不是要包地，（也就是高速信号线）/ ~3 o9 q! z7 U+ m4 e
逻辑坚持要将所有线，每一根都包地，6 U. v* b# G' M0 A1 v& v* ?
EMC说不要，
: f' n* {3 w  I. G$ `4 G& [最后是逻辑赢了，" s/ A2 X6 i" J( l  H/ L! W
$ g- V& |5 [/ \8 x/ Z
但是我就是想问，倒底包地好不好？2 h+ _9 s% n/ C( R6 E
这知道坛子里有好多做仿真等高手，
/ C+ m- `2 Z8 x/ P- _请问有没有考虑过这个问题？？
作者: sleepyingcat    时间: 2008-2-28 15:09
都是包地,做法不一样,效果可能就是相反的,包地做的不好,不如不包,除非是整体的铺地的铜皮,周边又必须打上规则的地过孔,其他的方式不推荐.
作者: may    时间: 2008-2-28 15:26
我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，& v5 A( T1 X1 b, d% c& k4 P
对，是会隔一间距打VIA，不过都是用7MIL线地线连
/ B4 I4 o+ ~4 c  u4 U4 U我老大也不确定逻辑所要求的做法对不对; g5 |' l9 i  N2 ]
所以让我代笔发贴子，问一问大家。
作者: Allen    时间: 2008-2-28 15:35
原帖由 may 于 2008-2-28 15:26 发表
9 v! x" `9 i% M: W/ q5 d4 K我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
- k1 E- L6 x; E& y  X8 g, v) L对，是会隔一间距打VIA，不过都是用7MIL线地线连+ z1 U& G' h1 J2 B1 d
我老大也不确定逻辑所要求的做法对不对
! W$ v: L/ ]8 D( {所以让我代笔发贴子，问一问大家。

* |& \; q% v9 D& O) ~% H) S5 R这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能保证足够的线间距，90% 以上的情况都是不需要包地处理的。
作者: sleepyingcat    时间: 2008-2-28 15:41
原帖由 may 于 2008-2-28 15:26 发表
% A0 b- r. c% _9 H我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
/ h3 g8 @3 D+ {对，是会隔一间距打VIA，不过都是用7MIL线地线连7 S1 Y, }5 j% q1 Z3 [
我老大也不确定逻辑所要求的做法对不对; A! l9 {" p+ x9 X1 L) K7 H
所以让我代笔发贴子，问一问大家。
, d9 Y! r' L8 A/ a+ B% k/ R5 l
呵呵,那你就不要包了,为什么要求整体铺同呢?这是因为CLK线到地的距离是一定的,可以保证的,但是你走线的这个距离是不能保证的,这样就存在一个问题,信号对地的距离就会发生改变,后果....
作者: mengzhuhao    时间: 2008-2-28 19:45
原帖由 allen 于 2008-2-28 15:35 发表
' ]9 O/ [# B& k( Z, {' c" D9 N2 i* R5 c  {
这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...
说的有道理
作者: wdckill    时间: 2008-2-29 08:31
我一般CLK不包地,但于其它线保持3W规则,少打过孔
作者: xhymsg    时间: 2008-3-17 16:48
看你的clｋ最高频率是多少咯，一般超过５０ＭＨｚ的话最好包一下，打ＶＩＡ和下面的地平面连起来，这个主要是减少窜扰。
作者: cmos    时间: 2008-3-18 13:36
原帖由 may 于 2008-2-28 14:52 发表   k- b# H6 e( Y
最近做一个案子遇到一个争执不下的总题：" {( H7 w+ G/ }) J9 p- B: c
就是CLK线是不是要包地，（也就是高速信号线）1 p6 B' k( |* J: T
逻辑坚持要将所有线，每一根都包地，! g# o+ h5 @8 J2 s+ S" j1 X( v
EMC说不要，
7 Q$ m7 B1 c: s) C  S最后是逻辑赢了，" \" D: O' o% N: I( U
2 q* V' p9 B. x' k% r- [( I% q2 f
但是我就是想问，倒底包地好不好？
; P1 c$ r& ?$ E0 a7 [这知道坛子里 ...

% _- d" \4 i1 a  b& n2 H6 i6 g) c, o此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。. v2 z7 A, M- A) J" S* c9 g
其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片出来管脚附近，包地线的via都很难打，搞不好还弄出天线来。! \9 G, J: h" H8 F
往往放大线间距在layout实现上更好。
: `! Z6 D9 h0 V; U, V  s6 U其实这个案子的焦点不在哪个方案好，而在于layout能实现的程度，所以layout最有发言权，而emc工程师是偏后道的，比逻辑（偏前道的）更有发言权。
, H1 d/ |; W! a" o1 F& X: \$ [  W& x) S6 l/ x
此类case可以仿真
作者: amao    时间: 2008-3-18 22:04
如果有参考的地平面，包地的效果对emc辐射改进甚少。没有参考的地平面时，要使包地的线环路最小就可以了。
作者: ouxu    时间: 2008-4-12 11:55
我觉得得看注重哪个问题了
6 E) T8 q$ j3 P, g% t1 q像我们较看重ＥＭＣ所以都要包，而且一定要走内层！最好有两个地层夹着（多层）
* D2 D4 ?! A% P, P( p呵呵，有无和我观点一样的啊．
作者: howard2010    时间: 2008-4-16 17:14
标题: 不对的请指教
一般有完整地平面作为参考的，都没必要包地，
% H* d3 }0 n* s* Q! C; j! @0 c0 q' {给它个3w规则，
. F# c. p4 V! E, [7 V要是都包，
5 l5 w4 s" ?* j% `那板子上那么多10g 6.125g 3.125g 的线，不死掉了？
作者: may    时间: 2008-4-16 22:50
原帖由 cmos 于 2008-3-18 13:36 发表
- `; S& u# q# G& C
) |+ o; C" i- w# V此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。8 k6 L% y3 W# m4 v7 K( i4 m4 ?
其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片 ...
3 l& U- I2 C% L0 N' @
5 K/ s0 ^. \4 Y4 O* L$ t2 @
% g% |1 z2 d! M/ C/ H7 R7 U) w2 j4 u
因为逻辑是一个老华为，在公司牛得很。
作者: deargds    时间: 2008-4-30 18:37
如果有完整参考平面就不需要包，只需遵循3W原则即可。
作者: libsuo    时间: 2008-5-3 10:06
对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC
( `* e# V7 P5 [  V; d+ Q
  n9 a; k) O6 H7 k8 x对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证地线有良好的接地，意思就是每隔一段距离要通过过孔与地平面层进行连接，这样才能达到良好的隔离效果。当然，包地更浪费PCB空间。
& F1 V& x# L+ p/ b" @8 @" ~5 r3 d& D第二个目的，因为CLOCK线会有比较大的空间辐射，所以一般最好将CLOCK线走带状线，通过上下地层耦合进行EMI控制，以避免带来严重的EMI问题。
作者: 忘顰    时间: 2008-5-7 15:01
原帖由 libsuo 于 2008-5-3 10:06 发表 1 Z6 Y# p. Y# _5 n- F& x3 n6 Z
对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC. O) @5 h- s, N4 h5 Q8 v- r

+ v+ G5 W* Q! s1 j) C! l对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证 ...
1 ]& Y  e+ L/ M: m+ @

8 d; |# K! z0 R6 K% W0 F請問一下： 帶狀走線是什么樣的走線？是指平常的水平或者是垂直走線嗎？
作者: libsuo    时间: 2008-5-9 22:15
原帖由 忘顰 于 2008-5-7 15:01 发表
) m/ O# T3 m7 K3 l: P; W$ @! g3 ^6 I, l6 A  |

: R" [- \. u: m請問一下： 帶狀走線是什么樣的走線？是指平常的水平或者是垂直走線嗎？
( B: X) X  L" l& l/ Y- L3 M

7 g* m4 y) ?- ?, o8 J带状线是在PCB内层的布线，跟微带线相区分。- }8 D% V. S+ Y1 E" j# g$ L
依靠上下平面层的屏蔽作用，可以起到很好的EMC效果
作者: jasonlu    时间: 2008-5-11 18:24
原帖由 libsuo 于 2008-5-3 10:06 发表
) e9 U# I+ T; a对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC, y! Y; G, M  X# w( Y, `

, Z* ~9 M6 H) k. q7 M. D' I对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证 ...
4 M. J- H7 S3 s) h$ a
我觉得还是要看下频率再来谈这个才有意义，高于20m的我们公司的emc 都强调要包地,有时间3w原则并不是什么事情都搞的定的10w的时候才能消除98%的辐射,所以还是尽量的包地处理好
作者: libsuo    时间: 2008-5-12 16:44
原帖由 jasonlu 于 2008-5-11 18:24 发表 4 D4 Y2 ^  I  W" R- u# }
1 Z6 p( p* ?7 f1 O+ W
我觉得还是要看下频率再来谈这个才有意义，高于20m的我们公司的emc 都强调要包地,有时间3w原则并不是什么事情都搞的定的10w的时候才能消除98%的辐射,所以还是尽量的包地处理好

8 t6 x1 D" u8 @3 K% R# B
$ O- J! [1 ]. b7 I/ s  Z! t看要求是不是很严格了，说实话，3W原则只能降低70%的串扰。( H+ i0 d# x. t2 a5 B: m% C
对于EMI要求非常严格的产品，使用包地与带状线走线是双保险措施，当然，前提是保护线要有良好的接地，这是我一直强调的。
作者: zhangcaihong    时间: 2008-6-3 13:36
没有3w规范啊，只有1h,2h,3h和5h规范。线与线之间的距离都是用h来规定的，从来没用过w来规定，h是信号层到参考面的距离。    线与线直接的串扰与h有着直接的关系，h越小，串扰越小。一般来说，5h是最安全的距离，这种距离下，窜扰可以忽略。特别是达到ghz的信号，如fsb,pcie,sata等，他们一般都要且有5h,至于ddr2,一般是2h，并不是是ddr2频率不高，主要是空间限制。pci信号1h就够了，当然，如果线与线的距离小于1h,w会对窜扰有影响，一般来说，线距要求大于线宽。
# u6 V' q' l' l* v! X  L5 |# }: d    使用薄的介质，信号品质会更好$ p* Q( }5 ]/ G
    还有20h规范，那是对于一些在主板边缘的信号，要求信号据板边缘大于20h。而3w是指再绕线绕成ㄇ字形才会用到,% N9 l. L1 q7 s' V$ j
走线时的绕线距只用2w
作者: libsuo    时间: 2008-6-7 18:07
3W原则你需要参考EMC红宝书(电磁兼容和印刷电路板)里面讲的，在第七章信号完整性与串扰中有提到。你所说的不是通常意义上的3W原则。! D1 S) L4 ?. U+ F% a) Q
; j2 I; A: G3 M4 d2 H
这本书的电子版论坛里有，自己找找看。
作者: sarryfu    时间: 2008-6-9 00:28
原帖由 may 于 2008-4-16 22:50 发表
5 u1 x( }; }$ a. Z
8 p& Z+ v! R& I* \- g& u5 i8 q( H0 {

! h( L/ N. U) a  T% w因为逻辑是一个老华为，在公司牛得很。
/ b3 [6 [; y1 P! P
) M, \* |- S" |5 _0 m% U8 K: R- t

! w& D1 ?+ W! f9 f5 d( V. D没必要，大概估算一下即可满足大多数公司的产品要求
& f7 n+ x( Z) G. K7 ~' v7 y  G1 P1 c6 h$ E
也就是中兴华为之类的公司需要那么严格
作者: firnco    时间: 2008-6-15 10:04
对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC% W. L* g9 g! O% G* Y% e8 T' x
9 W$ s6 k5 {- {$ B/ KPCB论坛网站|PCB layout设计|高速PCB设计|SI|PI|EMC仿真设计PCB论坛网站|PCB layout设计|高速PCB设计|SI|PI|EMC仿真设计- _" n2 C+ w( R% K1 F! W/ d4 i- b+ i$ y5 C
对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证地线有良好的接地，意思就是每隔一段距离要通过过孔与地平面层进行连接，这样才能达到良好的隔离效果。当然，包地更浪费PCB空间。PCB论坛网站|PCB layout设计|高速PCB设计|SI|PI|EMC仿真设计! ^( ^; b5 I1 H1 K) q) U( X+ R: E( S2 A' a9 m# m
第二个目的，因为CLOCK线会有比较大的空间辐射，所以一般最好将CLOCK线走带状线，通过上下地层耦合进行EMI控制，以避免带来严重的EMI问题。

' A  H7 W' P9 v7 V* N( E4 F, t5 @7 ^
非常赞同！
作者: hwei117    时间: 2008-6-15 17:19
哈哈，学习啦
作者: jacksonwxm    时间: 2008-6-18 21:32
我是做PC主板的，主板上100M包含以上的CLK多了，CPU CLK目前最高到了333MHz，还没有见过讲CLK包地的，, x' d% ?/ t" d. m( U3 M. F
我们板子上唯一包地的地方是RGB三根线。
) l( U. G' V; g7 D8 ^$ a其实只要W:S控制的好，加上少打过孔，不走脏的地方，基本不会有什么问题了。
作者: frankyon    时间: 2008-6-19 13:05
标题: 包地并打地孔连接当然是最好的!
但是多少线能这样做呢, 面积毕竟有限!/ D; m' e- @, Z8 f8 U+ i1 F
所以在设计的时候考虑最多的是包单一地线和空出间距到底哪个好!???
作者: yun12    时间: 2008-9-24 11:06
综合考虑  原则上讲 包地更好些 单一定要可靠接地
作者: andy1107    时间: 2008-12-17 11:18
对于CLOCK，我觉得还是要采取包地，这样就会给CLOCK一个很好的地平面，以保证CLOCK正常传输。也可以避免一些EMC问题的出现。
作者: pcbdesigner    时间: 2008-12-17 15:22
对于有参考地平面的可以不包，保持3W的space应该不会有什么问题，如果没有参考地平面，从信号回流上考虑，还是很有必要包地，高速时钟信号的回流路径会沿信号路径返回（因为高速信号以感抗为主）对它进行包地起到很好的信号回流作用。
作者: skying    时间: 2009-2-3 10:49
[b]包地只是方式，不是目的。真正目的是为了使地的回流路径最短化，以减小EMI辐射，个人认为在包地之前可以考虑多打地孔，与其它的讯号线保持较宽的SPACE
作者: mxic    时间: 2009-2-25 12:08
同意这个，很多人 方式和目的 都搞混，千篇一律照搬书读死书，呵呵，当然对于那些对电路理解不深的人也有好处，只要接 地 怎么都错不了多少。
4 G! ~' c2 ]  Z! ^( E* X' Z: I
包地只是方式，不是目的。真正目的是为了使地的回流路径最短化，以减小EMI辐射，个人认为在包地之前可以考虑多打地孔，与其它的讯号线保持较宽的SPACE1 g5 e/ Z; ~2 K6 ~* r: u
skying 发表于 2009-2-3 10:49
作者: newone    时间: 2009-2-28 01:44
不错，领教了
作者: eric58    时间: 2009-3-2 12:05
包地也有包坏了的～～～，大多数情况下不用包
1 W: q* Z( x7 _# C  U3 |$ T' B! S带状线不用包，微带线看EMI要求包。注意间距，包地线太近会影响阻抗的。
作者: yxx19852001    时间: 2009-3-6 12:42
但从实际使用上来说，包地是很实用的，但是地线到信号线的距离控制是个比较棘手的问题，因为信号线的阻抗都是对地的，太近了肯定会影响信号线的阻抗，对阻抗匹配有比较大的影响，所以在做包地处理时要特别的注意，不能太近
作者: lisaliang0520    时间: 2011-7-20 14:39
逛论坛收获不小，谢谢各位大侠的耐心讲解！
作者: marksman    时间: 2011-7-20 16:26
公说公有理，婆说婆有理，只要不出事，大家都有理.........
作者: ttt101jr    时间: 2013-3-15 14:05
有空间就将几根关键信号包地，注意地线与信号线的距离，且地线要均匀打上GND via孔，若没空间就不要包地了，实施3W原则即可，前提是有参考平面。最好是将关键高速信号线走在内层即走成带状线，这样对于EMC好。
作者: chunhuai    时间: 2013-3-15 17:25
地上打过孔的间距一般留多大？
作者: yun    时间: 2013-3-16 15:23
看来又是一个以年纪论经验的案例了，呵呵，个人认为，有参考平面就遵守3W规则足以！



欢迎光临 EDA365电子论坛网 (https://bbs.eda365.com/) Powered by Discuz! X3.2