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标题: 深入了解 pull high 电阻！ [打印本页]
作者: net_king    时间: 2009-4-1 16:17
标题: 深入了解 pull high 电阻！
这些电阻在电学上是做什么用的？
/ d, P5 j( W2 u+ o9 E: \* s是否是传说中的pull hig?
+ Y# n% h. m: K, r" x( f% ]pull high 与终端电阻是同一个概念吗？; z, h7 Y7 n3 z- B+ V* b
虑波用吗？还是加电压？7 k, `/ ^7 K5 W: ]4 c$ x
最重要的问题？如果 在pcb中做走线的等长是否需要加上交叉点到电阻的长度？

pull-high.GIF (52.73 KB, 下载次数: 14)

pull-high.GIF
作者: kljy911    时间: 2009-4-1 16:51
上拉电阻,增加驱动能力
作者: forevercgh    时间: 2009-4-2 14:41
1.提供端口默认状态
, }  j  N% G( q& M7 z' W+ S2.OC,OD门
4 F# b# X3 {* w- E3.阻抗端接: u& m7 c* [9 H; e$ n$ D) e& R

* i) f% J* h! F# K等长设置在pin pair之间设置比较合理，也就不包括了上拉引入的stub
作者: liqiangln    时间: 2009-4-3 09:27
不过上拉49.9欧姆这个值比较奇怪，能知会一下这个FPGA的IO端口是是什么电平吗？; P& {4 w% T7 n  y, L2 X
如果是1.8V的HSTL/SSTL 通常是上拉到0.9V的，如果仅仅就是简单的上拉，那么通常是利用弱上拉的原理，上拉1K/4.7K, 这样有状态保持和驱动能力1.8/1K= 1.8mA的能力。
作者: net_king    时间: 2009-4-3 20:43
本帖最后由 net_king 于 2009-4-3 20:50 编辑 " o( K' n- J" R5 \
1.提供端口默认状态
/ S+ l5 [, Y% |2.OC,OD门5 V0 R: R0 a6 T) T8 S
3.阻抗端接
9 o7 |0 q3 C3 L2 l3 X1 L4 w( c# k. `
% J' K  _2 s9 n: h# W等长设置在pin pair之间设置比较合理，也就不包括了上拉引入的stub  \* i. d: d- C5 ?- p
forevercgh 发表于 2009-4-2 14:41
# [9 P& z: m. G+ L8 }4 [) b
其中
( W- H3 H( W8 V  j! Q0 o! F2.OC,OD门# N: X6 z5 L( d! N: U6 L
3.阻抗端接
: {* l; a* c6 ^& _( j% p这两个概念比较陌生！
' A* d1 o$ ~( r& I3.阻抗端接 在pcb上，表现为什么呢？/ E9 P% d# g3 p$ z# n9 X+ L# B; Q
谢谢！
( U0 g5 F5 |: u: ]8 [FPGA的IO端口6 d1 z- M" B0 ^
这个说明也比较陌生！指的是rj45吗？还是pci-e？又或者ddr？ 分别是3.3v，2.5v，1.5v.
作者: jesuswilliam    时间: 2009-4-11 14:34
OC，OD，指的是open collector，open drain，分别是三极管的和场效应管的一个极，如果在芯片内部open的话，没有上拉是不能产生偏置电压，也就无法开启三极管或者场效应管，输出电流。: a0 j# w$ m" }# O8 P5 L& G1 f7 E6 p* {3 M

  @% t. ?/ A3 R' v+ \阻抗端接，指的是对于高速信号，对于阻抗匹配的要求会很高，否则会产生反射，造成干扰，要在源端（吸收二次反射）和终端（吸收一次反射）进行端接，尽量达到阻抗的匹配。
. D$ ~7 Y! q- g  s8 K, ~. j, ~8 H: Z% ^2 E3 _* t6 Q) s
至于FPGA的端口。。。FPGA的管脚可以自己定义，所以都是双向的，就是IO，可以输出可以输入。
作者: hust_yojin    时间: 2009-4-30 16:59
图中的芯片好像是FPGA，但是为什么要用49。9的上拉电阻呢？如果单是上拉的话用K级以上的电阻比较合适，因为49.9的电阻在信号电平为低时耗电很大！做传输线匹配么？ 但这种匹配个人感觉不合适。
作者: hust_yojin    时间: 2009-4-30 17:00
楼主请先确认你这个原理图的正确性



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