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标题: 深入了解 pull high 电阻！ [打印本页]
作者: net_king    时间: 2009-4-1 16:17
标题: 深入了解 pull high 电阻！
这些电阻在电学上是做什么用的？
# g: g* }' w6 z) \8 Q3 u: n是否是传说中的pull hig?
3 C: R% |2 T/ D' f' wpull high 与终端电阻是同一个概念吗？" ]2 M- _5 g1 t. e
虑波用吗？还是加电压？# w. ~' I% u, c! s6 a+ B/ V8 ?
最重要的问题？如果 在pcb中做走线的等长是否需要加上交叉点到电阻的长度？

pull-high.GIF (52.73 KB, 下载次数: 11)

pull-high.GIF
作者: kljy911    时间: 2009-4-1 16:51
上拉电阻,增加驱动能力
作者: forevercgh    时间: 2009-4-2 14:41
1.提供端口默认状态8 x" K# K/ @) G$ q# [1 L+ v! I
2.OC,OD门1 r' z% s  j4 N! l' G8 x+ i" l
3.阻抗端接
0 Y) Z2 ^! W; N2 w1 U* f
" O' l6 w9 m! I1 K2 P; W1 ~4 m等长设置在pin pair之间设置比较合理，也就不包括了上拉引入的stub
作者: liqiangln    时间: 2009-4-3 09:27
不过上拉49.9欧姆这个值比较奇怪，能知会一下这个FPGA的IO端口是是什么电平吗？# N$ B9 K# r; S" p8 r9 p4 D
如果是1.8V的HSTL/SSTL 通常是上拉到0.9V的，如果仅仅就是简单的上拉，那么通常是利用弱上拉的原理，上拉1K/4.7K, 这样有状态保持和驱动能力1.8/1K= 1.8mA的能力。
作者: net_king    时间: 2009-4-3 20:43
本帖最后由 net_king 于 2009-4-3 20:50 编辑 $ W8 b3 d% d1 O8 a- u
1.提供端口默认状态# h6 e+ g! o( E
2.OC,OD门. C+ _4 `3 I# D1 T
3.阻抗端接7 w( ^. O+ _/ t% A( V( W, a& G& Y

/ P4 [* b8 A: C; a: w+ t* C等长设置在pin pair之间设置比较合理，也就不包括了上拉引入的stub
! d$ p# w  o' ^! kforevercgh 发表于 2009-4-2 14:41

, m2 E8 V' \0 H( Y其中
; |/ a! O5 \# S4 w! b0 w: ]" y* q- i2.OC,OD门
0 u: b- Y. _! h4 ~3.阻抗端接
9 I" B6 Q- }" }: g; c这两个概念比较陌生！3 g! G! v8 W: ]3 M  _
3.阻抗端接 在pcb上，表现为什么呢？' r$ }* a# e$ u! t! q9 h; g
谢谢！& ?/ ]4 g' H' T6 [
FPGA的IO端口0 Z# ]# s: C3 z: [' u" Z
这个说明也比较陌生！指的是rj45吗？还是pci-e？又或者ddr？ 分别是3.3v，2.5v，1.5v.
作者: jesuswilliam    时间: 2009-4-11 14:34
OC，OD，指的是open collector，open drain，分别是三极管的和场效应管的一个极，如果在芯片内部open的话，没有上拉是不能产生偏置电压，也就无法开启三极管或者场效应管，输出电流。1 @/ A& {- S* m. q4 T
: n. h" z4 B8 ^1 A; j! S/ m+ j
阻抗端接，指的是对于高速信号，对于阻抗匹配的要求会很高，否则会产生反射，造成干扰，要在源端（吸收二次反射）和终端（吸收一次反射）进行端接，尽量达到阻抗的匹配。9 R, M6 M) Q6 X" B: O8 ]. @& E

0 ~3 `, }5 I8 ~- K: _7 r至于FPGA的端口。。。FPGA的管脚可以自己定义，所以都是双向的，就是IO，可以输出可以输入。
作者: hust_yojin    时间: 2009-4-30 16:59
图中的芯片好像是FPGA，但是为什么要用49。9的上拉电阻呢？如果单是上拉的话用K级以上的电阻比较合适，因为49.9的电阻在信号电平为低时耗电很大！做传输线匹配么？ 但这种匹配个人感觉不合适。
作者: hust_yojin    时间: 2009-4-30 17:00
楼主请先确认你这个原理图的正确性



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