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标题: 请问有关DDR的各个线长的确定 [打印本页]
作者: hallen_jumper    时间: 2009-2-19 16:36
标题: 请问有关DDR的各个线长的确定
DDR中所有的线可分为power,data,address/command,control,clock,feedback这几种,请问6 R% H' G9 ]# @& @
1.这些线应该怎样按先后次序确定其长度,怎样计算其长度?. A5 @  q8 f3 |% o$ {
2.看到很多资料上说DQS与CLK要满足75%-125%write data vindow,这个应该怎样理解,对于实际的DQS线长度的确定,尤其是flight time,应该怎样来考虑,需要同时考虑DQS的set up time和hold time么?. c3 o) b3 s1 y) c
3.data线与DQS线长度基准是+-25mil,这个又是怎样来的,不要考虑读与写的基准偏差么?4 p9 S3 _8 o- v2 k6 Z
4.address线又是怎样来定义?
1 N. [& B. |' G3 _感觉思绪很乱,请各位大侠帮我解惑下,谢谢,如果能附图,将不胜感激
作者: hallen_jumper    时间: 2009-2-20 11:12
怎么没人回答
作者: liqiangln    时间: 2009-2-20 12:24
1.这些线应该怎样按先后次序确定其长度,怎样计算其长度?EDA365论坛7 R1
/ q4 X9 W7 X+ B4 b- O6 q6 U! jLi ：时钟和QDS是比较关键的线，先确定他们。最好是等长在100mil或者设计经验高，可以考虑多考虑一些,为什么，去看芯片手册。
2 g# I. H+ q4 {( j. o% L4 {8 i2.看到很多资料上说DQS与CLK要满足75%-125%write data vindow,这个应该怎样理解,对于实际的DQS线长度的确定,尤其是flight time,应该怎样来考虑,需要同时考虑DQS的set up time和hold time么?EDA365论坛+
" y7 M0 \/ J& E& `+ GLi：就是在时序上，CK和DQS有一定的约束，以前不经常提，是因为频率比较低，如果现在上400M的话，还是要考虑一些的。
- G6 U3 o( i# E3.data线与DQS线长度基准是+-25mil,这个又是怎样来的,不要考虑读与写的基准偏差么?# K$ y5 g# z/ _
Li： 如果你知道data线是如何采样的，你就知道为什么要这么严格要求这个参数的。0 g: \% p3 ]1 |# h' q# d) U1 Z
4.address线又是怎样来定义?
4 }5 i* ~7 n5 V7 z' LLi：如果你知道 address线是如何采样的，你就知道该怎么定义这个长度了。
作者: hallen_jumper    时间: 2009-2-20 13:44
本帖最后由 hallen_jumper 于 2009-2-20 17:10 编辑
$ r8 I% {* d, Q! T+ m+ z7 i6 E2 ^/ c/ Y% q0 `  H/ k
谢谢你的解答,如果先定clk,具体要怎么定
作者: forevercgh    时间: 2009-2-23 18:33
DQS是事实上的DQ参考CLK。
作者: hallen_jumper    时间: 2009-2-24 11:35
如图,可不可以这样理解,无论读写状态,DQ只相对与DQS上下升沿采样,在读取时，DQS 与数据信号同时生成;在写入时,在DQ 的中部选取.因为读取时,至少要保证在DQ的上升沿选取,而写时,不超过DQ的setup time,因而,需保证DQS与DQ的严格等长.
+ P1 ]! \# X% |$ f对于DQS与CLK,在写的时候,由于driver的不同,要满足一个写窗口,那tAC的规定除了芯片所固定的值,对于DQS有没有一个飞行时间的限定,如果如楼上所说,满足CLK长于DQS100mil,那是怎样的考虑
" |4 G; ~' ?3 ]# u, n3 Q6 z由上可看,clk是所有信号的一个基准,怎样的长度保证飞行有效,难道仅仅是所有线尽量等长,而不理睬其长度的多少

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1.JPG
作者: forevercgh    时间: 2009-2-24 22:38
本帖最后由 forevercgh 于 2009-2-24 22:49 编辑
( I0 a5 S7 R% p# K- ?9 i0 D& a; k" A' S7 r& u! r  D" e* z8 L
坐等 liqiangln 版主释疑
作者: mxic    时间: 2009-2-25 11:33
虚心学习
作者: jang2lin    时间: 2011-8-29 15:15
求解释
作者: liqianzan    时间: 2011-9-1 18:13
读写时序不一样，但数据都是由DQS来触发，地址线与时钟是同向的读的时候也是驱动发地址，指令不一样，读的时候DQ，DQS与时钟都是同步的，因为数据已经是在内存里面的，读的时候就是一起送出；写的时候是数据不在内存里面所以是用边沿触发。DQS是参考CLK，所以只有起始点不一样，如果CLK与DQS差太远的话这个起始距离就会变长，那么这段时间就不能传其他数据整个时间轴空闲，而地址和指令一直在发的话就会引起误操作。
作者: jang2lin    时间: 2011-9-6 10:44
寻求大家解释：DATA,Address,CLK这几个的线长关系是怎么样的呢？有的说data<CLK<Address,有的又说DATA&Address<CLK,
作者: jang2lin    时间: 2011-9-6 11:08
Intel的要求很宽，都宽到cm级的了。 新手，请各位指导，谢谢！！！！！！



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