EDA365电子论坛网

标题: 最近太无聊了，整理整理关于DDR时序的东西，感兴趣的就过来看看，比较分散，见谅！ [打印本页]

作者: sleepyingcat 时间: 2008-1-29 15:12
标题: 最近太无聊了，整理整理关于DDR时序的东西，感兴趣的就过来看看，比较分散，见谅！
从网上找了一些解释，感觉不错，先看着：
DDR的总线一般分为3组，数据组、地址/控制组、时钟组

其中，数据组由DQ数据线，DM数据屏蔽线，DQS锁存线组成，他们之间有共同的等长关系

地址/控制组由地址和控制线组成，他们之间又是有共同的等长关系

为什么两组线与时钟的等长关系不同？因为速率不同

目前DDR的时钟基本上是采用源同步差分时钟。

数据线在时钟的上升和下降源都采样数据

地址/控制线仅在时钟的上升沿采样速据

数据的速率是同等时钟SDRAM的两倍，因此叫DDR，而地址的速率没有增加。数据比时钟的时序更紧张，因此等长关系会更严格。

作者: sleepyingcat 时间: 2008-1-29 15:31
而时序电路的工作模式可以比较简单的分成同步模式、源同步模式等等。
同步模式：时钟是有晶振出，分别到达主芯片和memory芯片的
是有图的，呵呵，但是我不会画

作者: sleepyingcat 时间: 2008-1-29 15:41
同步模式的时序计算，可以根据时钟和地址以及时钟和数据之间的时序关系图来计算，
地址：
SETUP：Tck-Tcomax-Tflight-Tsu>0
HOLD:Tcomin+Tflight-Thold>0
数据：
TO方向：Tck-Td1comax-Tdfilght-Tdsu2>0
Td1comin+Tdflight-Tdhold2>0
OFF方向:Tck-Td2comax-Tdfilght-Tdsu1>0
Td2comin+Tdflight-Tdhold1>0
其中Tco是clk to output valid
Tsu 是set up time
Thold 是hold time
具体的数值需要查找器件手册

作者: sleepyingcat 时间: 2008-1-29 15:47
计算时序的一般步骤（仅供参考）：
1. 找到器件手册，看清楚工作模式
2. 计算出能满足时序要求的走线长度，可以结合布局，对信号进行仿真分析，寻找最佳的匹配方式，走线
3. 走线完毕记得进行验证仿真
4. 测试信号的波形跟仿真的结果进行比较分析
比较粗，具体的工作很繁杂的。

作者: sleepyingcat 时间: 2008-1-29 15:51
希望对有心人有用，呵呵，我比较懒了，又不擅长画图，抛砖引玉吧。

作者: SHADOW 时间: 2008-1-29 16:01

非常感谢楼主了，只是仿真我不会做啊！

但还是有收获的！

作者: sleepyingcat 时间: 2008-1-29 16:17
哇哇，好多威望啊!流口水中！
根据时序可以计算出最长走线长度，这样就可以结合PCB中的实际走线，合理调整走线长度，给设计预留出最大的余量，不至于做设计心中没谱。
还有这个公式只适用在同步的模式下，其他的模式这个公式就变了，有兴趣的同志可以自己试着算算看能自己推导出来这个公式么。

作者: superlish 时间: 2008-1-30 08:52
偶来啦~ 支持LZ ~

作者: YYY 时间: 2008-1-30 09:03
顶一下！！！
好东东

作者: Athlon 时间: 2008-1-30 09:58
我们希望楼主一直无聊，多整理些东西出来

作者: webwin 时间: 2008-1-31 11:05
标题: sd
ok,thanks

作者: forevercgh 时间: 2008-1-31 11:30
经验之谈,支持!!!

作者: viseng 时间: 2008-1-31 15:30
嗯...最需要就是这东东

作者: slim443 时间: 2008-2-21 20:16
领悟中

作者: pavel 时间: 2008-2-25 14:36

顶一下!!!

作者: may 时间: 2008-2-25 23:12
呵呵，感谢楼主分享，

是不是楼主的公司在收购中，
所以才这么有时间。

反正我是觉得LAOUT都是从年头忙到年尾，
还是我太背了，碰到两家公司都是这样的。

作者: sleepyingcat 时间: 2008-2-27 11:09
公司刚被收购,所以目前也是无事可做,新公司提供的职位在上海和深圳,都不在北京,所以最近准备跳槽,如果大家又什么比较好的职位,帮忙介绍一下,谢谢了.
很多事情不象设计一样,自己能把握的了的.很无奈!

作者: superlish 时间: 2008-2-27 18:32
前辈～　加油咯～

作者: minger2008 时间: 2008-3-2 23:14
写的还不错,最好具体点,数据地址\时钟误差多少

作者: laoniao 时间: 2008-3-8 14:00
雪中送炭啊！！！！

作者: Montavista 时间: 2008-3-13 11:03
虽然不是很详尽,但还是收益不浅!!
期待有哪位高手将其更加完备的描述出来!!!

作者: virgos 时间: 2008-6-11 11:27
提示: 作者被禁止或删除内容自动屏蔽

作者: virgos 时间: 2008-6-11 11:29
提示: 作者被禁止或删除内容自动屏蔽

作者: zhangcaihong 时间: 2008-6-12 09:49
根据时序可以计算出最长走线长度,这个怎么算啊,我挺感兴趣的,最近在研究时序,能否举个例字说明一下,非常感谢

作者: msoh 时间: 2008-6-12 10:07
4645y645y

作者: wpsghr 时间: 2008-6-12 15:36
又学了新东西

作者: yun12 时间: 2008-9-24 11:11
长度要根据走线长度 PCB 叠层还有介质等计算有公式黑宝书上有

作者: tuhuikuyu 时间: 2009-1-14 21:26
为什么两组线与时钟的等长关系不同？因为速率不同
NO，速率是一样的，只是这两组线分工不一样，
一个管CMD和ADDR
一个管DQ和DM

作者: eric58 时间: 2009-2-12 16:07
DQ/DM 与DQS不一定要完全同步，DQS与CLK的关系千差万别，关键看DDR 控制器的设计参数～～～，不可绝对。

作者: lovelyday 时间: 2009-2-16 09:28
不错，感谢楼主！

作者: 浪子 时间: 2009-2-17 10:58

长度要根据走线长度 PCB 叠层还有介质等计算有公式黑宝书上有. s' ~6 F# I1 z# v6 Y- I) O( Z
yun12 发表于 2008-9-24 11:11

可不可以举个例子？个人认为跟阻抗有关系，不知对不？我是新手……

作者: asus0929 时间: 2009-2-26 17:11
不錯的資料,謝謝分享

作者: cuij898 时间: 2009-7-8 11:26
好东东，谢谢

作者: fyq176017 时间: 2009-7-9 09:39
[img][/img]请问长度怎么计算啊？再说仔细一些好吗？

作者: John-L 时间: 2009-7-10 17:53
好东西顶一下。

作者: xin_yu 时间: 2009-11-5 22:22
思索中?

作者: burtlin 时间: 2009-12-12 19:39
这么好的心得体会,顶一下!

作者: dawei.ge 时间: 2010-2-11 19:09
呵呵，顶

作者: newzyf 时间: 2010-2-19 01:24
顶了

作者: lisaliang0520 时间: 2010-2-23 17:32
我ye希望楼主一直无聊，hehe

作者: sunhan 时间: 2010-2-25 14:23
谢谢啦，学习了

作者: bessyh 时间: 2010-5-7 11:28
谢谢，受益匪浅

作者: anne_qian34 时间: 2010-6-8 10:45
谢谢楼主分享，学习中～～

作者: happybai 时间: 2010-6-11 17:28
泛泛的一说没什么意义

作者: fxxxysh 时间: 2010-6-23 01:17
领悟中

作者: swuhang 时间: 2010-6-23 13:33
顶起！！

作者: huanxirj 时间: 2010-7-30 11:03
DDR是什么东东？

作者: 297323713 时间: 2010-12-30 16:34

作者: skymonkey 时间: 2011-1-7 18:08
向高手学习。

作者: 老七 时间: 2011-3-6 10:59
经验之谈阿

作者: cyx 时间: 2011-3-11 09:35
正在用，学习一下！

作者: zhousea 时间: 2011-3-11 11:15
很好东西，学习了
谢

作者: henry201 时间: 2011-5-29 16:57
学习学习

作者: michelle_zheng 时间: 2011-6-24 17:06
Thanks for sharing!

作者: fangzi_anny 时间: 2011-7-27 10:33
数据和地址线需要一样长，还是各自等长就行了

作者: Dz久久 时间: 2011-10-6 22:06
还在摸索中，感觉LZ说的有点复杂了

作者: evepeng 时间: 2011-10-11 17:13
好资料呢，但是长度计算公司没有看懂。

作者: evepeng 时间: 2011-10-11 17:15

fangzi_anny 发表于 2011-7-27 10:33 ; h; m4 _$ C- X A q; [
数据和地址线需要一样长，还是各自等长就行了

数据要与DQS等长，DQS要与CLK等长；地址、控制线要与CLK等长。

作者: chelsealy 时间: 2011-10-14 16:58
顶一下!!!

作者: shirly409632889 时间: 2011-10-18 11:40
要参考芯片公司给的参数吧，各组间的等长线有误差范围的，近期做了一款海思3G的芯片，数据线与控制线，时钟线，差分线有不同的误差，比如50MIL,100MIL,300MIL这样子

作者: czypf 时间: 2011-10-19 15:02
不是很懂，还得加强学习。。。

作者: 123abc 时间: 2011-10-23 14:02
谢谢了

作者: niuwa 时间: 2011-11-22 08:55

sleepyingcat 发表于 2008-1-29 16:17
! C" u7 u6 ^3 O哇哇，好多威望啊!流口水中！
/ Y- A" {4 V7 }: u! D根据时序可以计算出最长走线长度，这样就可以结合PCB中的实际走线，合理调整 ...

以前都推导过这些式子，现在都忘记了，该炒一炒了

作者: fengjie19871128 时间: 2011-11-23 21:42

sleepyingcat 发表于 2008-1-29 16:17 $ [- i8 R; {/ U8 L4 k V% U+ N
哇哇，好多威望啊!流口水中！' a# v2 R" i: G1 O& ]( k3 r
根据时序可以计算出最长走线长度，这样就可以结合PCB中的实际走线，合理调整 ...

我最近也在学习ddr的时序分析，主要就是楼主说的公式不会推算，只知道应该是结合数据手册里的时序图来算的，但是具体是怎么搞的，或者是原则是什么等等，是一头雾水。不知道楼主有没有这方面的资料或者是例子，如果有就贴出来吧，谢谢啦

作者: 雙魚Fei 时间: 2011-11-25 11:53
学习了！

作者: KopJack 时间: 2011-12-1 19:32
没下载？

作者: cyx 时间: 2011-12-7 10:40
学习中

作者: libo7812 时间: 2011-12-11 18:57
感谢分享

作者: xiaoxiaoya 时间: 2019-4-29 16:00
看看

欢迎光临 EDA365电子论坛网 (https://bbs.eda365.com/)