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标题: 含sdram系统中数据线匹配问题 [打印本页]

作者: wzh6328 时间: 2008-1-22 20:02
标题: 含sdram系统中数据线匹配问题
系统中FPGA对SDRAM进行读写控制，包含时钟在内的所有信号由FPGA发出，请问这种时钟属于那一种？（普通时钟系统还是源同步时钟系统），终端匹配时需要在FPGA和SDRAM两端都进行串行匹配吗？

作者: Allen 时间: 2008-1-22 20:44
你的属于源同步时钟系统，时钟需要在发送端匹配，至于数据地址等其它信号是否要匹配，从以前做过的板子来看，有些板子有匹配电阻，有些板子没有，这个主要取决于FPGA的buffer驱动能力和带负载情况，很难说到底是否需要匹配，如果要匹配，常用始端匹配和终端匹配两种，以前的帖子有详细介绍过。

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