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标题: HELP! Allegro package designer 问题 [打印本页]
作者: louis_liu    时间: 2016-6-24 15:22
标题: HELP! Allegro package designer 问题
请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
5 M$ K' u6 s( b- d. o大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！
: a4 B* J- H6 T) C2 C4 U& \3 G9 s
作者: amao    时间: 2016-7-29 11:18
加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。7 j2 x- Z! N$ q( o) C

# c/ r# Z% a+ D; }) k( \$PACKAGES
5 z* y1 ~8 V& F) X- u- Y; `: G3 uBGA ! BGA ; BGA $ m2 B+ ^( a( j6 F9 f
DIE ! DIE ; DIE   h& a# L' `! y& p
$NETS
$ i, H: f2 ]& U6 [A9_PLL_VDD ; BGA.W6 DIE.231 6 c: q( N4 _; x. b5 d9 Y! M& K
A9_PLL_VSS ; BGA.Y7 DIE.229
& s0 {, D4 U2 u8 P. x8 R8 IADACL_VOUT ; BGA.A17 DIE.55
8 [' r6 i$ p9 cADACR_VOUT ; BGA.B17 DIE.57 9 a4 E! ]; |0 U* Q( [, F. ^9 X
ADAC_VAA2V5 ; BGA.B20 DIE.70 0 H9 w; [* C9 _$ _
ADAC_VREF_NEG ; BGA.D18 DIE.67
- r2 \8 l' N' ^; fADAC_VREF_POS ; BGA.C19 DIE.68
+ H! [" I9 ~- J. G5 O, AD_A0 ; BGA.AB6 DIE.223 . k& ^, o( }) \/ c. _% [: B! F

$ ]$ d  G: A/ Q5 n
$ M5 [3 x- C9 n9 F.......& i( t% r) m5 v; F2 C* f# ]) ^
作者: amao    时间: 2016-7-29 11:20
等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流
作者: 小蒙art黑豆    时间: 2016-8-2 21:04
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦
作者: pjh02032121    时间: 2016-9-8 22:08
小蒙art黑豆 发表于 2016-8-2 21:044 C, Z$ L) t' Q1 @' d; h
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...
# i( E! y8 I, M( c/ A  p6 V+ x; a+ V
正解！！！！！！！
作者: 锤子米啊    时间: 2016-12-5 17:11
对于net赋予问题，我有个疑问：- H8 S, b6 A  }& V' O1 [
我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。; |- B3 e5 O& J
导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）
作者: phoenix4301    时间: 2017-2-22 09:52
x学习一下
作者: denny_9    时间: 2017-3-23 14:46
在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。
作者: gochip    时间: 2019-5-8 22:18
还是做个原理图吧，后面用也方便



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