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标题: tDQSS和tDQSCK区别是什么？ [打印本页]
作者: kobeismygod    时间: 2016-3-8 17:55
标题: tDQSS和tDQSCK区别是什么？
有谁知道tDQSS和tDQSCK两个参数的区别是什么？看时序图感觉差不多啊
作者: 超級狗    时间: 2016-3-9 16:26
本帖最后由 超級狗 于 2016-3-9 23:28 编辑
- m: p; |2 z3 D$ L8 H' {
4 Q; K  q: K: E' C( Q4 K, E0 m5 Et[sub]DQSS[/sub]( B! y: s% ~7 {# N# u
DQS, DQS# rising edge to CK, CK# rising edge! ?, K( O+ }( N$ f4 H

6 n+ h9 D: a! Y' w0 j2 o9 e" I2 ft[sub]DQSCK[/sub]4 P% N4 d, w, s9 ^( h% w$ P- a
DQS, DQS# rising edge output access time from rising CK, CK#6 P; ]* k- V! H1 m5 y

" c3 s! ^% M# x! w2 e4 GData Strobe (DQS and DQS#)
! n0 M; _8 e( KOutput with read data, input with write data. Edge-aligned with read data, centered in write data. DDR3 SDRAM supports differential data strobe only and does not support single-ended.  ]$ F6 m6 }$ F. P1 R2 X

& I2 t; a" `" P) J) [5 L6 ]這是洋文兒，挺不好懂滴，尤其是對我這個「菜英文」。9 b: Q6 X$ }+ @0 `$ \

5 ~- e1 j0 i7 D: k+ W& O3 _/ T7 I; ~7 S. J
作者: kobeismygod    时间: 2016-3-9 18:30
本帖最后由 超級狗 于 2016-3-9 23:51 编辑
7 i5 N' M: W/ c1 Y( f& ]6 B4 S
超級狗 发表于 2016-3-9 16:26
& y: v* E: j* c7 T+ a8 |tDQSS
/ K7 y5 d, }4 BDQS, DQS# rising edge to CK, CK# rising edge

: ~& X7 h( X6 b; j2 e' f謝大神赐教。3 J* D$ W. g# V. N
作者: 超級狗    时间: 2016-3-9 21:17
本帖最后由 超級狗 于 2016-3-9 23:51 编辑
# i6 G& u5 B1 w) ], ]
kobeismygod 发表于 2016-3-9 18:30
8 A4 |* h, \# @0 J7 q謝大神赐教。
3 I7 ?3 H0 N9 n9 |# h+ c+ d4 f
這樣你就懂了？. E! R+ E: A' e8 |, ^  W; H" O, V

4 p" n$ G3 l% d/ z! U' W6 E6 d( t) |. o- o8 M
作者: kobeismygod    时间: 2016-3-10 09:32
是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程中分别由controller和memory分别发出的，所以需要两个时序参数对它和CLK的关系进行约束？我没理解错吧
作者: kobeismygod    时间: 2016-3-10 13:38
kobeismygod 发表于 2016-3-10 09:32
9 e. `; ~1 g) m1 i是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程 ...

; ?  z* M) F' ?4 u( _4 P" g呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。
/ {; b& I/ R7 b& p' S- Y! u
作者: kobeismygod    时间: 2016-3-10 18:05
kobeismygod 发表于 2016-3-10 13:386 q% c2 g8 i( ~8 \2 K8 N
呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。
  K. e( @- ?4 N3 p2 H& R
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点4 h4 |6 k, m9 b  R; R
作者: 超級狗    时间: 2016-3-10 23:39
本帖最后由 超級狗 于 2016-3-10 23:46 编辑 " s  }" y* c9 G' J4 o/ ^6 I2 I
kobeismygod 发表于 2016-3-10 18:054 O8 m) z  Q0 i& ]( R
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

3 U3 K5 C5 O& r4 ~& x% q我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。
: J* [7 E- X; X2 v3 h+ a0 D2 ]( W  ^4 b; L* n6 N* H
一樣是從我貼的那幾句洋文兒做思考，然後我也給一個提示。
9 a  _3 ?9 ?5 F0 f& g- a% L
2 W' }+ Z  Q% @" y提示︰一個訊號從自己芯片產生發送出來，和從別人芯片發送過來，會有什麼差別？: r' q* ?; H4 v" V
) @8 a$ {* F4 D. w) M7 n0 ~

- u% F' K! h, N$ K* t
作者: kobeismygod    时间: 2016-3-11 10:05
超級狗 发表于 2016-3-10 23:39! @& x8 l& ^9 e2 y- c+ h. h% }- Z" m. g6 N
我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。2 @' _& k$ x% @5 O. T$ a2 I
) p$ `2 ]' O4 w. c& }+ a, _# d9 a
一樣是從我貼的那幾句 ...

# N% |5 Y8 C( E7 s难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束？小弟实在愚钝，还请大神明示。
作者: jj9981    时间: 2016-3-12 14:00
都是大神
作者: Head4psi    时间: 2016-4-1 06:52
kobeismygod 发表于 2016-3-10 18:05
% U9 m, h% f* {$ I正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...
; v( i+ ]3 o. |% V; [
不常在這個版塊，既然看到了，就說明一下。
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/ L! b3 q; B/ R8 |0 P, ?9 b3 R對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊的，但是這牽涉到 Write Leveling 的一些限制 (說明很複雜) ，所以 DQS 與 CK 可能不是對齊的，而 tDQSS 就是限制這個 "不對齊" 的容許最大最小值。由於顆粒有不同速度，而這個規格是 Clock base 的，所以它就以 +/- 0.xx CK 來規範。  \2 [- G4 o; e, n
" g1 y/ c6 e! l/ R4 p* m
而 tDQSCK 是讀的規格，讀時因為 DQS 是 SDRAM 控制輸出的，  tDQSCK 也是在限制說明 DQS 與 CK 的對齊狀況。此時 CK 還是 Controller 控制的，所以這個規格是在限制SDRAM 顆粒收到 CK 後送出 DQS 及 DQ 的時間差，這是 DRAM 顆粒內部的準備時間，所以可以用絕對時間表明。
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作者: kobeismygod    时间: 2016-4-1 13:50
Head4psi 发表于 2016-4-1 06:52
5 N  A, _. m$ w0 x& ^+ [* L) Z不常在這個版塊，既然看到了，就說明一下。
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& `5 B0 k  u8 l, h對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過 ...
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谢回复，
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