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标题: Layout guideline 上关于从CPU到SDRAM线长的规定 [打印本页]

作者: 七里香    时间: 2008-10-2 10:28
标题: Layout guideline 上关于从CPU到SDRAM线长的规定
正在做一块板子,遇到走线长度的问题,想请教一下大家:9 G: A4 a- |* [2 u: a+ E
CPU的 layout guideline 上关于从 CPU 到 SDRAM 的数据总线的长度范围建议是 3inch~4inch, 对时钟线的长度范围建议是 5inch~6inch. 但是因为板子的空间有限,数据线和时钟线的长度都很难达到建议的范围,所以想请教有经验的同行,如果按比例将数据线和时钟线的长度缩短,比如数据线长度变成1inch~2inch,时钟线长度变成1.6inch~3inch。板子其它的各种参数都保持不变,目标阻抗也是60欧姆不变。这样可行吗?
作者: sunkist305    时间: 2008-10-6 23:41
我的理解是不需要按比例,而是按照它建议的时钟比数据线长2inch就可以,即3~4inch
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[ 本帖最后由 sunkist305 于 2008-10-6 23:44 编辑 ]
作者: cmos    时间: 2008-10-7 06:38
理论上不可以,如果真要缩,还同时需要缩地址线. 此外缩线可能会造成接受端信号过冲问题,并且采样窗口偏移,可能会造成hold time问题,2个inch 可能会造成0.35ns以内的误差偏移,如果你的频率不高,可以不用太关心.因为实验室内总能跑通.此外还要看datasheet上在什么拓扑下给出的guide. ,或者你可以改变目标阻抗,但这些都需要进行仿真才行.个人愚见,还有待行家指正.' w  J, X2 P, t8 O

) @! u- F7 E& X9 q1 q7 e[ 本帖最后由 cmos 于 2008-10-7 06:42 编辑 ]




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