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标题: 请教：allegro 中如何对某一器件的某一引脚设置单独的铜皮间距 [打印本页]
作者: victor8416    时间: 2015-9-26 14:27
标题: 请教：allegro 中如何对某一器件的某一引脚设置单独的铜皮间距
请教：allegro 中如何对某一器件的某一引脚设置单独的铜皮间距
作者: 飞扬PCB    时间: 2015-9-26 18:24
不嫌麻烦+硬要加规则-->用region加到管脚上) d& c  c. [( Q  r: T" u* g% F/ F
, `. m9 N+ |" m- Q; k) q$ N
不嫌有DRC的话，用rout keepout" L4 e5 I: Q/ M# F1 B

% u) {( C: C; @) E" y最后的方法，铺好铜后，抠洞
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3 @/ w. T" y$ h; f$ ]
作者: 爱不单行1887    时间: 2015-9-27 18:55
是想这个pin避让铜皮的距离变大吗？
作者: wwddss_1976    时间: 2015-9-27 20:41
编辑该管脚属性，选择dyn_clearance_oversize项，输入想要的值即可
作者: victor8416    时间: 2015-9-27 22:50
谢谢楼上wwddss_1976的回答 我已经根据你的方法实验成功 谢谢了！1 E) u) x$ M: c( B0 j0 j6 @
作者: carol8688    时间: 2015-9-30 15:27
wwddss_1976 发表于 2015-9-27 20:41
& D* d9 M9 |* m0 `# `( V编辑该管脚属性，选择dyn_clearance_oversize项，输入想要的值即可

% H/ x, s: ?5 h- A  F5 l, f學習! b7 E4 d% U. M. d- f" Q
作者: layout小二    时间: 2015-10-15 10:19
wwddss_1976 发表于 2015-9-27 20:41
) H4 j2 Y) S+ n" M编辑该管脚属性，选择dyn_clearance_oversize项，输入想要的值即可

4 I+ v) |: [* V8 z5 [一直用这种方法
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