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标题: 以太网接口问题求助 [打印本页]
作者: liuxiang5119    时间: 2015-9-23 15:55
标题: 以太网接口问题求助
问题描述如下：0 t! O) v3 v% R  w! A8 ^) g3 }
项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。
4 X) {% f4 q+ [! H4 b1 D1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；
% o$ `& o* [" ]: @2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
3 L3 ]/ a) z! G% B* f8 T; t: k8 Y2 \0 {0 w& N7 S
这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由3 P% t; Z/ ]6 r0 S2 ?" @8 ^
作者: fallen    时间: 2015-9-23 16:07
显然是2，没啥好说的。
作者: 菩提老树    时间: 2015-9-23 16:16
版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好
作者: liuxiang5119    时间: 2015-9-23 16:37
fallen 发表于 2015-9-23 16:07  o5 G6 M& q0 T1 K5 g3 S
显然是2，没啥好说的。

1 C3 A  s, Q  V/ U' I/ p: X额   好直接    不过可以给稍微解释下么     7 U6 o8 Y/ m# [
现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。
) D! v2 b8 s# g6 e
! n! ^( H3 l% {$ G8 `8 A! R( @
作者: liuxiang5119    时间: 2015-9-23 16:38
liuxiang5119 发表于 2015-9-23 16:37
; `8 k' w1 M; b: R" f4 @- H3 G" @额   好直接    不过可以给稍微解释下么     
3 q4 j5 N/ C! O: u现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
; q3 {, v& ]; }  }
因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现7 v# C+ L- g; Y/ r, D! s1 [
作者: fallen    时间: 2015-9-23 17:16
liuxiang5119 发表于 2015-9-23 16:37
& m  e9 K+ k  A额   好直接    不过可以给稍微解释下么     
/ A/ |& V: V9 ~! u  S. u现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

( A3 L8 F; A: {$ _" v模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。$ x5 V5 y8 x* M+ k. N: `
你要把网络的弄的太长了或者转接几次是不好的选择。2 F. t- y) g9 \! N. Q! o& |
作者: liuxiang5119    时间: 2015-9-23 17:27
fallen 发表于 2015-9-23 17:16
: W. F' f  w4 C& i! u+ O2 F模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。- t( [# J; n; k# _/ t' b" z4 q+ o0 \
你要把网络的弄的太长了或者转接 ...

, f6 z" B0 v5 J( w/ d- L; s+ S这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
" n- T' _# K1 l6 o0 c& z: U/ C2 K6 |, u' ?2 u( A! z* N
作者: fallen    时间: 2015-9-23 17:35
liuxiang5119 发表于 2015-9-23 17:27
% N( H0 h% y# e/ K- M4 e/ h这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

' w+ t7 L& F( w  VRMII，百兆，CLK应该是在50MHZ
1 B6 l# t  }: y+ E: q如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  t* ^3 g. j) f/ i/ T% y
作者: liuxiang5119    时间: 2015-9-23 17:38
fallen 发表于 2015-9-23 17:35
: f9 ]+ T3 \7 [% p2 h  S( wRMII，百兆，CLK应该是在50MHZ
7 J, }" ]0 t! e  G0 z如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。

. ^9 i8 s% P' e* N! \, \  @这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  : [" x+ O: U: o+ M. _% z9 m
& p9 y& J, k) W0 c0 S: q
作者: fallen    时间: 2015-9-23 17:58
liuxiang5119 发表于 2015-9-23 17:38+ H) h& r# ]8 ^2 A% W0 H1 o) A
这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

" y& f, E9 i1 K/ f/ n9 ^没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
0 f* g1 Q& v: s  x
作者: pex857617729    时间: 2015-9-23 19:41
有条件的话，可以做下网口一致性测试，看看。
作者: kevin890505    时间: 2015-9-23 22:49
liuxiang5119 发表于 2015-9-23 17:38- S: G: m6 Y( S
这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
4 v. k1 J+ p$ s' W( Z
原因版主说了。/ X* Q% Z: |% e; d, z! U3 _- ~: H* A
信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。4 [9 d  y6 R1 l) m
作者: 天天在线    时间: 2015-9-24 08:17
学习的漂过
作者: zlpkcnm    时间: 2015-9-24 16:12
第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大: ^$ R- _# B; I) S% J0 n
作者: liuxiang5119    时间: 2015-9-25 08:55
zlpkcnm 发表于 2015-9-24 16:12( R0 h6 W" u1 b5 c
第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
& a$ b6 G) f/ E6 I
按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制! Y8 j' t; S, p1 V
第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   . N2 m3 q4 `" h
当然可能我的理解有误  
' j4 U; P: B( E6 J* {一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题  b$ U  H9 e' b' S4 ?
$ B, `& O& [& J' A" [4 d4 ?
作者: zlpkcnm    时间: 2015-9-25 09:34
liuxiang5119 发表于 2015-9-25 08:55
7 S4 g' \9 {$ {! I按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
# m5 m: y  |. G0 p  }, f. b第二种上边都是高速的收发线   引线必 ...
9 N" s) K3 s$ {& K
差分高速信号走内层，EMC很好控制；如果走表层好像有问题6 |* A4 b- d0 W: D! I+ a

; T3 G+ h3 T- }3 p( H) J8 r; V. z6 p+ m: {+ m
) g, T/ b3 V$ j6 U1 ~7 N  C6 p
我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。+ o6 y8 t' Y0 O* R7 S
作者: liuxiang5119    时间: 2015-9-25 13:31
zlpkcnm 发表于 2015-9-25 09:34
4 J/ R1 \% }/ z' J- r差分高速信号走内层，EMC很好控制；如果走表层好像有问题
6 d4 S! c3 F4 X9 g$ b' }
理解这个现象   但是实际应用是差分线在PCB上走线大概在2cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉），
; [- d2 L, C' N: Q但是现在好多事说第2种好点，这样网口变压器离PHY芯片近点。但是接插件引出线大概在20根左右 （加地线），接插件压力好大感觉. \% Z+ h  }7 [7 o9 Z) s" P# {" H5 ^8 z5 E
  j4 n/ [7 ^# Z( f
作者: liuxiang5119    时间: 2015-9-25 13:32
liuxiang5119 发表于 2015-9-25 13:31$ N' s' l: l  ?
理解这个现象   但是实际应用是差分线在PCB上走线大概在2cm左右，然后经过接插件到接口板上，而且接插件 ...
% M' n! O* L4 P- I

/ }8 ]9 K- Q( q. @- h
作者: zlpkcnm    时间: 2015-9-28 08:48
liuxiang5119 发表于 2015-9-25 13:32

3 ]; d* T7 y/ _- F单从网络的布局看，那么肯定是第二种好~~~但是从整个设备或者系统的话就需要去衡量了~~~! y; u* I8 d) M  l

& o" N/ ^/ U: q! o首先如果楼主选择第一种方案，那么楼主需要考虑到网络的性能，要尽量缩短PHY与网络变压器的距离，以及所使用的连接器，线缆是否满足要求。+ ^. w: \+ {! }5 _  d+ O4 [2 @! g

8 y) v) T' V1 D- w' V3 h另外对于内存影响，那就尽量避开吧。可以采用屏蔽手段什么的。
7 K4 S$ K! T  I6 v2 a1 L! f5 D. G% F, D
整个系统还是需要楼主好好做一个方案评估，以及EMC评估。EMC如果过不来那是致命伤~>_<!!!7 [8 I  H6 J" [/ S; `
作者: myeda_365    时间: 2015-9-28 20:09
总的感觉，RMII或者MII线长点比PHY到变压器的模拟线长好点。楼上各位高手已经分析得差不多啊，学习。
作者: xd365    时间: 2015-10-17 16:25
没这样弄过
作者: IterSu    时间: 2015-10-19 16:29
        第二种方法好。第一种方案，UDP不能走长线，一般都要求不超过2cm！而第二种方案的MII走线就可以较长。
作者: raytingg    时间: 2015-11-15 01:11
ATERHOS的嗎?我沒記錯，這一個EMI很強，建議選一，LOM的MDI DIFF應該沒哪麼差，我記得INTEL LOM的MDI 長度，好像也不短，INTEL BROADCOM 有建議，CHIPSET遠離TR，你可參考看看。



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