EDA365电子论坛网

标题: 等长差分对走线疑惑 [打印本页]
作者: emanule    时间: 2008-9-18 12:44
标题: 等长差分对走线疑惑
如果有一对LVDS差分线线需要走等长，但是由于连接关系，两根线无法做到完全的等长，那么我是优先保证等长呢还是保证差分？) o: H$ B; g  w2 C; E! m- V9 ]
线长不匹配，会引起时序问题；而间距不一致，会引起差分阻抗的变化，虽然从这个点的角度来看是不符合的，但是整体看阻抗还是近似满足的，加之差分线本身的耦合就不显著。, L% j& E3 O7 C
一直在疑惑，希望有高人可以指点一下，谢谢！
) \. C: ?, A8 T* I如图) K" r. ~9 M) s0 _5 _: d

" D( x+ C/ D% T" N8 l* e[ 本帖最后由 emanule 于 2008-9-18 13:06 编辑 ]

未命名.JPG (69.59 KB, 下载次数: 9)

未命名.JPG
作者: logo    时间: 2008-9-18 15:18
本人认为，优先保证差分对内的信号相对等长，因为差分对信号的本质是两个等值、反相的信号，保证相对等长了就是保证了差分对内的两个信号的相位正好是１８０度．很多时候因为走线和器件pin分布等原因造成走线不能保持相对等长，因此在走线上经常会采取如楼主图示的方法，顺带说一下偶觉得楼主的图片中那个小突起高了点．另外差分的走线间距不一致，会引起差分阻抗的变化，在一定程度是可以接受的，因为差分走线也存在松、紧耦合形式，当然为了保证耦合和阻抗，差分对内的间距也不能拉开太大，一般是两倍线宽。
作者: killerljj    时间: 2008-9-18 15:20
个人感觉还是等长更重要吧，毕竟可以允许有+-15%的误差。
作者: emanule    时间: 2008-9-18 16:49
感谢楼上两位的分享，谢谢！
作者: yadog    时间: 2008-9-18 22:00
其实等长线之间容许的线差，可以根据信号速率来算下的
作者: emanule    时间: 2008-9-19 08:21
原帖由 yadog 于 2008-9-18 22:00 发表 1 X" x' P5 |7 M( o- K) I3 A! i' s
其实等长线之间容许的线差，可以根据信号速率来算下的

" p" f) s9 j+ Z如何计算呢？# z" p/ z# C; q2 k6 S4 @# m
可否提供？谢谢！
作者: armtt6    时间: 2008-9-19 12:27
进来学习学习。
作者: yadog    时间: 2008-9-19 16:15
原帖由 emanule 于 2008-9-19 08:21 发表
8 O* H2 v( `; b  x0 N
" C2 J! m" }7 j; p9 K如何计算呢？
. x6 `: n' @& N# E' Z& C9 D+ V$ Q可否提供？谢谢！

" [+ P7 B1 X8 g" v  }/ f
8 j# D8 N) e# f; T  [  l比如 对于FR-4走线，取pcb走线延迟为150ps/inch（这里取个典型值）
$ N7 J& F4 S3 l/ E
' J7 O8 T( {8 u, n* `+ Y+ m对于具体行业，比如要求差分对相位差不超过[email=1%@1GHz]1%@1GHz[/email]，) Q; e7 ?8 J6 P; Y
那么就是要求走线失配小于10ps，( X8 @( D/ M* Q! a/ P: v( C. e; {# R
再把这个时间换算成pcb走线就ok了
5 ?# {+ V  u0 d3 u9 _( ?' ^
8 k4 g4 p! a- ^8 l! T" u当然各个不同行业的不同应用，相位差要求各不相同，需要查阅相关spec, J- @( l5 ~( k( d2 |/ ?
没有统一的标准的
作者: forevercgh    时间: 2008-9-20 09:47
jog out
作者: emanule    时间: 2008-9-21 16:27
原帖由 yadog 于 2008-9-19 16:15 发表 4 c6 `) Z; I4 h+ S3 ?8 A2 z
( Y( _' W: P: Z! O; L

  s8 @  x$ J* N; n8 A1 y+ C% K比如 对于FR-4走线，取pcb走线延迟为150ps/inch（这里取个典型值）" r9 T! w3 `7 b# [; A6 [* X, Q
' k0 l9 ]' R# B+ o; D3 M9 t
对于具体行业，比如要求差分对相位差不超过1%@1GHz，+ r- j- o( {0 C
那么就是要求走线失配小于10ps，+ R9 x: ~; L/ X) H3 N; B* h
再把这个时间换算成pcb走线就ok了% ~- Z6 `  M$ n* j' W" y
1 K: B' r5 c  o6 d( A
当然各个不同 ...
, |- \- V- s* l& V& ~- h
% `9 U$ I. J1 a. K
谢谢您的回答，受教了，谢谢！
作者: tigerish    时间: 2008-9-21 23:00
其实主要还是看时序上面会不会有大的变化！
作者: jiepcb    时间: 2008-11-26 20:22
我也看了很多资料,同意12#楼的说法.
作者: xdlifu07044    时间: 2008-12-28 10:40
学习学习
作者: forevercgh    时间: 2008-12-28 14:21
等长与否直接影响到了共模分量成分的大小  i: @! A) u: @- g
间距问题引起耦合程度的变化进而影响阻抗连续性
作者: michael_jnan    时间: 2009-1-5 15:10
在无法满足既走等长又等距的情况下，建议优选走等长，在考虑等间距



欢迎光临 EDA365电子论坛网 (https://bbs.eda365.com/) Powered by Discuz! X3.2