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标题: siwave v4.0 仿真中断求助 [打印本页]
作者: maxswellyqp    时间: 2015-2-12 11:43
标题: siwave v4.0 仿真中断求助
本人初学 siwave，正在使用 siwave v4.0, 正在做 package PI 仿真，一直报出
3 G# f% u+ h5 \' K; {solver failure, 提示说 BW L matrix is singular, 请各位大侠指教，折腾一个星期，没有任何结果。: j3 L0 |6 x* M; Y5 I
多谢了。
2 d# u6 u/ h7 e9 S$ O1 v3 }
作者: 菩提老树    时间: 2015-2-12 12:35
如果方便，可以把工程文件放出来，有可能是你现在的版本低。
作者: maxswellyqp    时间: 2015-2-12 13:19
本帖最后由 maxswellyqp 于 2015-2-12 13:26 编辑
' J4 n; T  n7 b3 l1 G" j1 J
菩提老树 发表于 2015-2-12 12:35
  v7 d/ B. K: D/ i# V- P& L$ o如果方便，可以把工程文件放出来，有可能是你现在的版本低。

/ g3 Z1 y. [6 r6 L% F# L9 B; H$ p你好，由于工程文件在服务器上，不能直接发到网上，我能发的只能是 mcm文件，你有兴趣帮我看看？如果可以的话，那我就把这个mcm文件发上来，
3 B4 i, S+ k6 T. n7 ~我用最简单的单端信号 s参数仿真，也报了同样的错误。
+ ~+ _# V$ R1 d4 I. }4 d7 s+ t! k1 D1 L6 I, K. C: \( _3 V9 k$ p% g
补充一下： 我指的服务器就是 一个无法连接网络的电脑，并且文件只能进不能出，望了解。
作者: maxswellyqp    时间: 2015-2-12 13:25
菩提老树 发表于 2015-2-12 12:35
7 B/ j! ~6 i$ c8 v- g' y如果方便，可以把工程文件放出来，有可能是你现在的版本低。
0 g2 N2 n0 Y1 _- A7 `8 e1 R
我用 siwave 5.0 版本仿真，总是跑到 30%就停了，没有任何提示，怀疑是没有破解好，3 y# ~0 o& `% V& [  l# t! I

; g2 O$ i0 {0 P# h& l8 ^& p  ?1 b& K  p
并且有时候 v4.0 可以仿真的 case,用 v5就不能仿真，也是跑到 30%就停了(从任务管理器看到的).5 p7 j& I" \/ V3 G1 q6 N
想问下哪里可以下载到 v5.0， 想仿真下封装性能，折腾了半个多月，没有进展，没有办法，' X2 G) h- l9 ^0 Y  v* \- i$ h
希望告知相关信息，非常感谢。
6 u3 |: H) b, T+ R; i
作者: cousins    时间: 2015-2-12 13:41
重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。
作者: maxswellyqp    时间: 2015-2-12 13:44
cousins 发表于 2015-2-12 13:41
7 Y# o4 V9 ?) u: ]; A重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

( o; x4 h, d! V你好，对的，我是通过 ansoftlink导入的，不过我已经设置过叠层，substrate 是4层， 介质层是 FR4，: Z; `8 ^  X, i7 t) N+ y. V) s. _
你说的填充截至出现非法设置是什么意思，请指点一二。非常感谢。, D, y% B: b1 X
作者: cousins    时间: 2015-2-12 14:11
metal层会有fill dielectric  要与有效介电常数匹配。6 s) l- U9 H) E7 C/ `; v9 P0 |
你自己设置过了就应该没问题。  o7 M6 Y: U! N" I. S  \& m3 G
L matrix问题我遇到过几次，通常都是这个地方的设置出现问题。( ^, X$ K6 U: D) M; E7 X0 Y
作者: maxswellyqp    时间: 2015-2-12 14:58
本帖最后由 maxswellyqp 于 2015-2-12 15:25 编辑 7 p1 l8 ~2 c5 P, u7 A' `0 u& b
cousins 发表于 2015-2-12 14:11( [! _7 e- C& L& Y5 ^
metal层会有fill dielectric  要与有效介电常数匹配。
8 ^3 k0 ?5 W8 A+ g6 I. ~你自己设置过了就应该没问题。, c; K1 i  ]' V
L matrix问题我遇到 ...
: Z: {: F0 C$ n4 b6 l
cousins,你好，因为我刚使用 siwave 4.0，所以不太明白你说的  “metal层会有fill dielectric  要与有效介电常数匹配” 。metal 层会有 fill dielectric 是什么意思？ 还请你多多解释。非常感谢！+ N, L2 b- j5 e5 w; H

1 u+ q: b3 q2 e; R; T$ D3 a) v& j/ A, o$ S
2 _4 r; K/ V2 u/ ~
, Q" R) \& d1 p0 f; _

! V* V7 j( c3 d0 f5 A3 p8 G( F9 A1 N  v5 `4 l+ N# ?
$ |/ v* \2 B; i  ?5 p
作者: maxswellyqp    时间: 2015-2-12 15:11
本帖最后由 maxswellyqp 于 2015-2-12 15:26 编辑 1 ?' @3 [( t4 c" K7 i% S+ `0 R) c
cousins 发表于 2015-2-12 14:11
; s6 L% |& U+ Q: B: D& W! {) G5 C& mmetal层会有fill dielectric  要与有效介电常数匹配。
" V0 w! V; H1 A: b1 K0 T( X你自己设置过了就应该没问题。
5 ?$ {! n" V; g" ZL matrix问题我遇到 ...

0 T% M$ }% ~5 ^2 W) d我现在 BGA substrate layer stack 设置如下：请帮忙看看。9 c# Q9 C& I; y* @" b
名称     类型              材料          厚度0 h9 P" B$ R  i. ^; i
TOP     metal           aluminum     1.45um
& t( f3 A  f2 d1 V" `5 @TOP_1   wirebond     gold            0
4 G, v& Z6 k5 X- u$ k7 T: CTOP_2   wirebond     gold            0
$ `* O+ v- D( O6 A1 e# _% B% pTOP_3   wirebond     gold            0   
0 P8 @" N8 ~4 H: ^% Bunnamed1   dielectric   FR4_expoxy  100um
) k7 `) G5 |0 r5 \3 c( DL1          metal          copper      36um
/ Y9 P  F0 t) J4 x+ _L1_2      wirebond       gold          0
5 s7 u$ W: t. W. u% Z# A0 XL1_1      wirebond       gold          0/ z2 h" q, z7 A4 ^2 ~9 n
L1_3      wirebond       gold          0, {* L/ A1 L/ P& A+ r7 N: Z
unnamed2   dielectric   FR4_expoxy   40um  s$ J7 [2 P+ Z* i2 ^
L2                metal         copper      18um
) U# Z8 m4 ~- G+ T- G3 R3 Punnamed3   dielectric   FR4_expoxy   60um, a. d( L6 ~" W
L3                metal         copper      18um
* Q% Q# w3 ~- Y" }  v% ~& m$ sunnamed4   dielectric   FR4_expoxy   40um
3 @6 c7 ?+ C3 ]* P/ vBASE           metal         copper       18um2 a9 p7 `% o" q9 \2 O# [1 C$ M
unnamed5   dielectric   FR4_expoxy   100um9 K" O) F' p; h: y0 l, I
sold-bot           metal         copper      36um: x8 e* c. G" ?' ~! p+ H. J& A

" x# |8 ^; w$ x+ b你说的介电常数，没有特别设置，siwave 应该根据材料自动赋值么？
; @1 `; |) }+ m1 H. i* clayout stack 没有看到要设置介电常数的啊？7 ?. L% S) v! ^* O4 S
1 h  t4 r9 S4 M
还请你指点一二，非常感谢。0 }2 e, M) a3 n& o; j8 y; q+ G
, S5 e) ]: {8 g- b9 ^/ I

' R- V5 W  F4 k' F. H; G' s& ^8 R' k$ @) I' N* s, K9 [  h. [5 ]
作者: maxswellyqp    时间: 2015-2-12 15:20
cousins 发表于 2015-2-12 14:11
  }$ k- \  d* N6 vmetal层会有fill dielectric  要与有效介电常数匹配。
# m* |( _/ c; G8 O你自己设置过了就应该没问题。
) n/ u. Q0 I0 _* O" ^4 CL matrix问题我遇到 ...

  w4 u/ ~2 k3 Zcousins，你好，“ metal层会有fill dielectric  要与有效介电常数匹配 ” ，
( j0 D4 h/ B; ?3 k" f, u/ D可以解释的清楚一些吗，" metal 层要有 fill dielectric "是指什么意思， 在 layer stack 中 看到 metal 层只有材料和厚度设定啊，
( a* Z  |8 @: ?4 }你说的 fill dielectric怎么设置的？ “要与有效介电常数匹配” 这个又是怎么实现呢？
! L% Q. x/ W8 D0 e6 w, Z如果你有相关文档说明，可否发到我的邮箱  maxswellyqp@126.com, 不甚感激。! z/ _7 D  }' a* w0 a( a
我折腾这仿真好久了，没有找到解法。
. X" s2 o1 l1 f  G- Q
作者: cousins    时间: 2015-2-12 17:31
抱歉下午有点忙
5 W$ v" S7 B" f; G: F2 [, y( z8 P1 V简单来讲 fill dielectric一列的设置你要选择对应的介质。
$ d1 ]* C6 k% W7 M9 b, M通常allegro或者其他工具通过ansoftlink导入后会默认为CDXXX什么材质，你改一下就可以了。
) s/ o2 ?7 b% E* y) r要是实在不行就重新导入，选择你关心的网络和必要的参考层就好，不要加入太多网络
作者: 菩提老树    时间: 2015-2-12 17:42
maxswellyqp 发表于 2015-2-12 13:19$ S6 F* _7 f, M
你好，由于工程文件在服务器上，不能直接发到网上，我能发的只能是 mcm文件，你有兴趣帮我看看？如果可以 ...

% `( i  j7 b% c. f6 o很多时候看不到工程文件，我们就只能猜你的问题。
作者: maxswellyqp    时间: 2015-2-12 20:30
cousins 发表于 2015-2-12 17:31
; Y7 D6 l! @4 u# ]! }) `抱歉下午有点忙
- d1 V- a% B! ^7 u简单来讲 fill dielectric一列的设置你要选择对应的介质。
( ?& @# C9 S2 l2 {* X2 h通常allegro或者其他工具通过a ...

& L" ^3 B: I% F8 Z6 A9 G" j) V/ Pcousins,你好，我的导入过程是这样的，先用allegro package designer 打开 mcm文件，0 O" j( j7 P5 z# }" ~0 I
然后直接在 allegro 界面打开 ansoftlink.界面如下：; s  j( h" q4 J) E0 Q* ~4 m
$ `. g1 s2 t# T# z- q( i0 L
然后在 ansoftlink 导出到 siwave,如附件图所示。中间没有看到你说的 fill dielectric 设置啊。
6 K; K$ g* M: Y1 C5 y6 Z  p) m: P7 E, C4 v2 t# r

- X5 {- G$ l& l3 z0 F" b
$ `: x7 ~' a) L+ m
6 a8 `2 s, p! s8 ~# m8 P2 ^) r2 h2 R

temp1.JPG (31.63 KB, 下载次数: 4)

打开 ansoftlink

打开 ansoftlink

temp2.JPG (54.21 KB, 下载次数: 3)

打开 siwave

打开 siwave
作者: cousins    时间: 2015-2-12 21:33
在siwave layer setup里面
作者: maxswellyqp    时间: 2015-2-13 11:29
cousins 发表于 2015-2-12 21:33+ i- a4 c% J! f* g
在siwave layer setup里面
. T: t  z# C& T6 e# E
cousins,你好，感谢你的引导，终于搞定了，。
' v. Q4 u$ h8 ^. E# |" I不过不是因为 siwave layer stack中没有 做 fill 操作，而是 在 allegro 界面处没有修改 layer stack,
3 E" m6 t" V& g4 j/ X8 m在 ansoftlink 界面也没有修改 layer stack, 而仅仅是 在  siwave 界面一次性修改 layer stack.
8 C# o! r! l3 b0 m$ \; m% X5 R7 _现在我用  siwave v4.0 & v5.0 都可以跑通仿真，不过就是由于 导入后竟然所有的 信号线在 via处都有 plane属性 ，: Q$ w  R9 ~8 R, M% V
导致  optional 信号列表中没有任何信号，每次仿真都会 包含所有 信号线， 我试过删除 via 处 多余  plane就会在  option 列表中
( q/ H: j3 u7 [$ \3 I看到信号了，不过这样手动删除 所有 via处的 plane很费时间，想向你请教下是否有快捷处理掉  via处 多余 plane方式？
+ G2 E  }; s/ {' d& o+ h非常感谢！* ^9 D9 A, D  j" B# L, h0 B  v$ Q8 ~

" y+ r( R. y, E3 v
作者: maxswellyqp    时间: 2015-2-13 13:28
cousins 发表于 2015-2-12 21:33/ w, [- p7 X& I
在siwave layer setup里面

% o6 O3 j1 U' K: o3 J7 H9 shi  cousins,你好，我发现现在还是有点问题，我之前跑过仿真是在没有额外添加 plane情形下，! U, b9 U9 v! @: }+ H
由于我做的是  电源 网络 s参数仿真，我把电源和 地  pin 在 TOP 层和 SOLD-BOT层都做了 pin group处理，. M. I- X6 x) L) [
由于 TOP层都是 Pad，没有 trace 或者 plane,或者 VIA，仿真提示在 TOP 层定义的 port 被忽略了 ，
( `* x  f7 @) K% v5 @- b) j) N于是我在 TOP 层 人为加上了 矩形metal,就有了  plane 属性了 ，这时候重新进行电源网络 s 参数仿真，6 ^! t6 w% m( Q0 G, E
就失败了 。 v5 版本在 30%进度时候停止，  v4报出错误还是以前那样。) t% j; L& M% j
就是因为简单在 TOP 层人为加上两个 矩形 metal,就产生这么大的差别，请问还是哪里没有弄好吗？
( a$ a) \- U& v4 b望回复，非常感谢！; q, i) x; K! ?( i+ H$ |

2 a& y% s, k: r1 x. |: `
作者: cousins    时间: 2015-2-13 16:28
maxswellyqp 发表于 2015-2-13 11:29
4 |6 w! C  L) v4 w; X2 Ycousins,你好，感谢你的引导，终于搞定了，。
7 ]/ `& v$ U% B8 a) [. i. e/ Z不过不是因为 siwave layer stack中没有 做 fill 操作， ...
1 E' O2 [6 g. K
option里没有信号是正常的。option识别的是非plane的网络
; N0 N6 p9 M1 t" a  b6 X: z删除via的plane你直接在allegro里把约束管理设置下重新铺铜就好。
) W: n# G5 Y/ n' W0 {port即使没有plane也是可以识别到的。SIwave还可以用来做射频的s参数提取，trace同样识别得到。没有识别到时因为你+/-都要接触到导体  不能有空的，你自己检查下。
1 z2 ]/ Q, ?- ~5 V6 H* d9 ?; o6 h" s+ u. z: B1 y2 N
作者: maxswellyqp    时间: 2015-2-15 15:51
maxswellyqp 发表于 2015-2-13 11:29) ]+ v3 w6 z! s/ j
cousins,你好，感谢你的引导，终于搞定了，。& [1 P- e5 L0 |( q3 ]  s0 `
不过不是因为 siwave layer stack中没有 做 fill 操作， ...
$ x  e6 h, Y2 V$ M( K
hi  cousins,你好，我在家里电脑也安装了 siwave 5.0,不过家里电脑 siwave 5.0 可以正常仿真，而公司安装siwave 5.0 无法仿真通过，总是 停在 30%， 两个安装包一样，系统也都是 xp sp3, siwave 文件也相同，( i: Y0 S8 j$ k4 h* G+ j2 q; u: e
结果却大为不同，好神奇，好迷惘，不知道你有什么建议么？
1 `2 M1 _  e4 g( i+ u: s6 A  }4 F) }4 a& K" R2 p6 V" k  S- ?
另外我上次遇到 port 被忽略情形， 我在家里那台电脑上，确实仅在 TOP 层的 pad 上加了 矩形metal,$ X/ S! Q* Z0 d& A3 ?% [* j
就可以识别到 TOP 层的 port了，仿真顺利。  w3 z% q. d5 k, P




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