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标题: cadence allegro 原理图升级pcb问题 [打印本页]
作者: xiyuziju    时间: 2014-12-23 11:07
标题: cadence allegro 原理图升级pcb问题
制作PCB过程中（元器件已经摆放的差不多了），发现原理图的一些器件可以省略，我就直接从PCB和原理图上删除了，但是我怎么能够对原理图重新生成网表导入网表，怎样才能保证PCB已经画好的器件位置不变，而只是位号发生变化？3 C; W1 B/ p& h# I, ~
比如电容C111重新排序后，变成了C80，想使C111的器件坐标位置不变，而位号变为C80！！
作者: rock_li29    时间: 2014-12-23 11:14
原理图上器件位号变了，正常导入网表，原来的器件是要飞掉了。如果器件在原理图的坐标不变，可以通过SKILL来恢复器件原来的位置。
作者: xiyuziju    时间: 2014-12-23 11:20
我用的版本是cadence 16.6 导入更新的网表出现错误： ERROR: "Retain electrical constraint on net" (retain_cns_on_net) mismatch between schematic (YES) and design (NO). Schematic must agree with design. #1   ERROR(SPMHNI-175): Netrev error detected. #2   Run stopped because errors were detected
作者: xiyuziju    时间: 2014-12-23 11:22
rock_li29 发表于 2014-12-23 11:14
  w7 o1 B4 q) m) o& u/ [原理图上器件位号变了，正常导入网表，原来的器件是要飞掉了。如果器件在原理图的坐标不变，可以通过SKILL ...

1 [0 D5 ^! T& p, \0 g; d1 R我已经提前都删除了（PCB和原理图中），重新生成网表，然后再导入，然后就出现了错误* t: }6 A0 f" m8 f! I3 ^$ g, l$ H
作者: xiyuziju    时间: 2014-12-23 11:26
怎么能够实现原理图和PCB的实时更新啊，大家有没有什么好的方法？
作者: rock_li29    时间: 2014-12-23 13:47
你调入网表的方式是？勾选了那些项？截图来看看。
作者: xiyuziju    时间: 2014-12-23 14:16
rock_li29 发表于 2014-12-23 13:47. c& n5 B0 C, g7 m
你调入网表的方式是？勾选了那些项？截图来看看。
( D! j- ~* U+ r. j1 O6 ^/ y
这是我导入时的选项
2 j% x. ^/ U. M* T4 A' _, D2 k4 p. G

QQ截图20141223142109.jpg (53.06 KB, 下载次数: 15)

QQ截图20141223142109.jpg
作者: rock_li29    时间: 2014-12-23 17:19
你勾上lgnore FIXED property试试。
作者: xiyuziju    时间: 2014-12-23 19:20
rock_li29 发表于 2014-12-23 17:19
: W. P8 a$ n3 L) w+ O你勾上lgnore FIXED property试试。

0 @) ~: q7 |$ @2 ~也是出现同样的错误7 {, u6 P5 {( c, l; \6 h8 D& t$ L
作者: wwddss_1976    时间: 2014-12-23 21:42
你删除元件后不要对原理图进行重新编号，要编号的话也是对PCB重新编号，再回注到原理图，这样才能达到你想要的效果
作者: rock_li29    时间: 2014-12-24 08:48
那可能是网表有问题，方便的话，把你的原理图和PCB传上来，帮你看一下。
作者: xiyuziju    时间: 2014-12-24 09:26
wwddss_1976 发表于 2014-12-23 21:42
' Y5 k1 Q, `( X4 E; c8 t你删除元件后不要对原理图进行重新编号，要编号的话也是对PCB重新编号，再回注到原理图，这样才能达到你想 ...

! n9 B4 w7 I+ I$ `6 x8 k哦，我试一下
6 v3 G+ `, R$ m4 E5 \" O) J3 _8 u
作者: xiyuziju    时间: 2014-12-24 09:27
rock_li29 发表于 2014-12-24 08:481 }9 U5 d% a: l5 k$ `8 \! p1 K
那可能是网表有问题，方便的话，把你的原理图和PCB传上来，帮你看一下。
: D$ r; h* _* ~% Q+ o; _5 J
谢谢啊！麻烦你了: u4 E1 [" P6 p4 a5 L) T: G

DSP电路板.zip

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作者: rock_li29    时间: 2014-12-24 09:43
兄弟，导入网表没有任何问题。操作：是重新产生网表，再打开BRD重新导网表，没有提示错误。

dsp6713sys_1224.rar

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作者: xiyuziju    时间: 2014-12-24 09:57
本帖最后由 xiyuziju 于 2014-12-24 10:10 编辑   @/ Q( U/ @; {& Y+ `
rock_li29 发表于 2014-12-24 09:43
3 y; ^# W1 L/ \1 r# b( J9 W$ |兄弟，导入网表没有任何问题。操作：是重新产生网表，再打开BRD重新导网表，没有提示错误。

5 b% ?4 b( ?; T. L没有错误吗，你创建netlist和导入网表时设置的可以给我传下图片吗。我的版本是16.6，allegro用的是XL,capture CIS! p, y" l4 U% l




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