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标题: 关于QSFP收发信号的处理 [打印本页]
作者: kevin890505    时间: 2014-12-7 11:30
标题: 关于QSFP收发信号的处理
本帖最后由 kevin890505 于 2014-12-7 11:31 编辑 7 c" v" G( w% c/ a' R5 W! q
) J# t" H1 f! X; n
第一次弄QSFP+，完全没信心，请问各位大神，这种10G的差分（4对收，4对发）处理上有什么要注意的：
2 R3 w1 l" m& C. Z' Q1，收/发的4对之间应该不用等长吧？
2 q; t' a1 L. Z# [3 Y2，对于高速的差分，从1mmBGA中出来，BGA下方应该有>2CM的走线.下图neck mode或者每根线各走一个通道，对于信号那种更好？" P+ }0 w" X. N: f4 c7 F. M
3，10G的信号，如果没有长距离的水平，垂直走线，大约小于5cm，用考虑十度走线么？: s5 \; G! J* G/ z8 D) a
如果各位大神有其他意见，建议，跪求！！4 W7 {( b2 ~, l# [, s' e( W
. q& ?7 b4 L# I6 ?
还有关于电源处理，内核0.9V电流>30A，设计的是48A，这种大电流在处理时候有什么要注意的？
& ]) G2 m0 @* Q7 }5 Y, E! ~3 K/ e+ W; m因为是长方形布局，电源在右侧偏下，芯片在左侧，中间偏上有2个DDR3颗粒（不一定会用），这一块地平面回流电流貌似非常大，将来会影响这2个DDR3么，准备跑2133M的。* P! Z. M7 }4 s' Y. d" ?% c4 H
! e% K/ z1 C; s8 C5 M: j
我是很有分享精神的，不过大家懂得起，实在不方便上图。ORZ。
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QQ截图20141207112055.png (17.03 KB, 下载次数: 6)

QQ截图20141207112055.png
作者: bingshuihuo    时间: 2014-12-8 08:32
大力支持LZ  奉献自己的经验
作者: cvntao    时间: 2014-12-8 09:17
楼主算的应该不对吧？0.9V/30A？？还没见过内核功耗如此大的IC，一个IC的内核电压就这么大的话，估计什么散热都没用，而且那整机功耗应该很吓人了
作者: kevin890505    时间: 2014-12-8 19:36
cvntao 发表于 2014-12-8 09:17
3 K; }( _( D) L7 e( R+ I9 o楼主算的应该不对吧？0.9V/30A？？还没见过内核功耗如此大的IC，一个IC的内核电压就这么大的话，估计什么散 ...
6 N; g( N. Z8 a* v1 d
呃 我觉得这个虽然挺大的  但是芯片是分功能行业差异的    随便找个I7处理器  基本要求都是100A，150A级别的，比较一下，所以30A的稳态电流其实并不大。8 {) ~  Y8 t" Y1 Z; P$ M
更别说一些专用通信芯片，核心网，接入网专用的IC,内核五六十A都是小CASE的。或者高端的FPGA，内核几十A也是正常水平。! F9 s( E8 l0 J. U4 [

' ]! B! N. `5 R3 c- h3 O5 M9 T& m
作者: bavol    时间: 2014-12-8 22:08
1. 关于高速信号，我认为一根走一个通道比较好，两个走在一起，一个阻抗不连续比较严重，第二个线太细损耗严重；
作者: bavol    时间: 2014-12-8 22:10
关于低压大电流，主要考虑两点，1,不要有瓶颈，2，板级频率范围内目标阻抗能满足设计要求
作者: dzkcool    时间: 2014-12-9 10:27
1、收发之间无需等长，实际上走线拓扑一致，相差也不会太大；8 R2 [  f& z6 h
2、BGA内用Neck模式，一般是4/4的线宽线距，可以通过控制叠层，使其阻抗接近100欧；1 {- k) A8 g/ c# `
3、如果可能，尽量走十度吧。
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4 U9 r( ~* K+ K0 u( u( [$ [2 |* l设计一个紧靠在0.9V的电源层一起的地层，两个层的铜厚加大，建议2oz，该电源平面不要到DDR区域去。
作者: kevin890505    时间: 2014-12-9 13:08
dzkcool 发表于 2014-12-9 10:27; R- X% O. s0 \2 z# }
1、收发之间无需等长，实际上走线拓扑一致，相差也不会太大；
* t* e! s0 D7 N5 q) N7 k2 ^2、BGA内用Neck模式，一般是4/4的线宽线距， ...

+ o/ t9 @1 N1 c, o6 d多谢大神。关于内核电源处理，我目前使用4内层+1表层铜皮的方式。通流量绝对满足48A要求。+ t4 H6 U) ~8 Z( L3 \# z
而且电源走向没有经过DDR，但是电源到芯片相当于一根较小的U形铜皮，   DDR大概位置+ ^. e/ o8 c( l1 e" N/ G
刚好在U的中间偏上侧，虽然电源不影响DDR，但是我经过仿真发现直流回路在地平面
# M7 ?) Z6 E" v上的电流密度，DDR下方明显要大许多，这个问题应该怎么处理？  单独掏空DDR和内核电
* i8 I& ^4 N. F' d+ [源地中间形成一个隔离槽的话会影响DDR走线下方的参考地，所以纠结啊！！！或者不用管？
. C' {% m+ A! e0 Z
作者: dzkcool    时间: 2014-12-9 15:28
我想，直流应该对DDR的影响不大
作者: jhh610528    时间: 2014-12-9 22:24
1.不需要等长& L5 O' S# j1 x& }/ V
2.neck mode
0 }9 y. F% r4 V3。不需十度走线1 a$ g% N1 G8 l& W, Y% J' \( H
4。可以在信号层多铺几个铜皮/ N! S! x0 Z6 |" Z- \$ C
个人处理方法，仅供参考
作者: kevin890505    时间: 2014-12-9 22:31
dzkcool 发表于 2014-12-9 15:28. Y; ~9 n  [, M3 v
我想，直流应该对DDR的影响不大

- N, q0 a; z/ V+ H2 y) C. t7 X6 Y多谢大神帮忙。$ S- t* H& c. S0 h' k
作者: kevin890505    时间: 2014-12-9 22:32
jhh610528 发表于 2014-12-9 22:24/ r( c6 p; J5 D; y! I
1.不需要等长
- {6 r! L& e( z, d# t3 o2.neck mode' E+ f$ e7 h9 D* Q! S
3。不需十度走线

( |2 B- ~9 Q5 B% z( ^& m! d3Q ( I6 B/ k5 Q0 E9 H! Y3 s% e; y
作者: part99    时间: 2014-12-9 23:34
我也来说一下，个人意见，仅供参考：
9 `5 p1 l- p  m1. 要严格等长；不管是差分线对还是TX，RX对，等长就是了，虽然我们知道后者是无所谓，万一软件调不出来，第一件事就是问你这个：等长了吗？你就可以胸有成竹地说，所有的都等了。
& O, Z- w; f6 Z0 j1 I4 h2. 不用说了，neck mode；+ l/ H! @/ A* v, @1 @
3. 同上，需要十度走线；3 w4 P% v: }4 \3 M" J, C, E- @
4. 除了多铺铜，最好顶底层用2OZ以上的铜皮，电源是最为关键，对数字部分，我一般看重的是电源和回路。
: _  @' I8 b+ r! Z: X/ U! u4 s年底要发奖金，这个时候，一定要注意设计，如果因为一时痛快而被人抓了把柄，奖金分少了，就不好了。
作者: panpan    时间: 2014-12-12 16:45
本帖最后由 panpan 于 2014-12-12 16:47 编辑
* h# I, j  w2 }4 w: \% I% f
$ y3 r# V6 W- A( ~* K1，收发之间不需等长* ?9 H+ M5 a8 R' Z8 h# u! C4 i
2，必须用neck mode3，什么是“十度走线”？
' Y; _6 _9 s7 G  p3 ^/ f+ E9 B, \* B0 n- h6 H: }
作者: fengyu6117    时间: 2015-5-15 10:46
part99 发表于 2014-12-9 23:34$ S& H1 @2 w* W( Z
我也来说一下，个人意见，仅供参考：
, S/ r+ n* w4 g8 |: e% j- b! G1. 要严格等长；不管是差分线对还是TX，RX对，等长就是了，虽然我们 ...

$ n# R; Y# O( k) ]3 Y8 v5 [+ m请教下，FR4采用10度走线是和材质有关，我们现在采用ROGERS，不知道还有没有这个问题还需要10度走线不？5 ^' p: I/ T( ~
大家都采用什么材质，有没有必要换ROGERS的板材，9 e5 l$ Z* I2 I/ u% y9 V( k
+ z7 ]' ^, r3 D: Q& e, ]( X" ~
$ D, g6 I0 D1 r; B
还有个问题，PHY到光纤口的差分信号是不是50欧姆？有没有什么资料啊
$ |6 b% H: C& A
作者: lize314    时间: 2015-5-15 17:23
材质会影响阻抗，更换了材质 阻抗线需要重新计算，已经达到10G 用ROGERS 相对于FR4性能更好 当然价格也贵点。不知道10度走线，都是走直线和135°走线，当时画的是个八层板，收发各有8对吧8 i9 y7 h+ G& T5 K
作者: 若华110    时间: 2015-5-20 09:29
你是做QSFP+背板PCB的吧？  为什么需要这么大的电流？对于SFP+ QSFP协议先熟悉下
作者: 若华110    时间: 2015-5-20 09:36
  是做背板么？一个QSFP+内部是否有CDR?   如果不同差分线之间能保持等长或者尽量等长最好，但是实际上由于接口 芯片引脚位置等因素造成不可能完全等长。 如果不等长并行的信号如何处理，这交给后面的CDR芯片进行数据整形。
作者: cwfang2013    时间: 2015-5-21 17:13
没有想象中的那么复杂，ALTERA开发板做过类似的板子，具体参考Stratia IV GT 100G Development Kit Board
作者: kuochiang    时间: 2015-5-26 14:54
感謝分享~~
作者: 寒冰箭影    时间: 2015-7-14 21:31
请问能大概讲下十度走线吗？真的没见过。。。。) r0 p# l6 v; g
作者: LX0105    时间: 2016-4-21 16:42
感谢分享，刚好需要。
作者: t123456    时间: 2020-9-2 14:02
谢谢分享



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