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标题: 关于QSFP收发信号的处理 [打印本页]
作者: kevin890505    时间: 2014-12-7 11:30
标题: 关于QSFP收发信号的处理
本帖最后由 kevin890505 于 2014-12-7 11:31 编辑 " B# G* g; w6 L+ X

2 n) D% }6 q" P- _, m第一次弄QSFP+，完全没信心，请问各位大神，这种10G的差分（4对收，4对发）处理上有什么要注意的：% O+ Q. f4 t/ X, F: d' j7 `
1，收/发的4对之间应该不用等长吧？
1 ?, x2 L& q# Q1 T2 ^2，对于高速的差分，从1mmBGA中出来，BGA下方应该有>2CM的走线.下图neck mode或者每根线各走一个通道，对于信号那种更好？  O2 F2 d$ v$ x( ^2 ~" n
3，10G的信号，如果没有长距离的水平，垂直走线，大约小于5cm，用考虑十度走线么？
! R* S7 _* Q( O0 ~! ^1 A如果各位大神有其他意见，建议，跪求！！
  e3 {" }# s$ X2 @& Q9 z- s9 j" _# W7 S9 C. R
还有关于电源处理，内核0.9V电流>30A，设计的是48A，这种大电流在处理时候有什么要注意的？  |( x4 i! T+ p7 j, d$ _
因为是长方形布局，电源在右侧偏下，芯片在左侧，中间偏上有2个DDR3颗粒（不一定会用），这一块地平面回流电流貌似非常大，将来会影响这2个DDR3么，准备跑2133M的。
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我是很有分享精神的，不过大家懂得起，实在不方便上图。ORZ。
  [' i! N* P. L1 d4 E2 @

QQ截图20141207112055.png (17.03 KB, 下载次数: 2)

QQ截图20141207112055.png
作者: bingshuihuo    时间: 2014-12-8 08:32
大力支持LZ  奉献自己的经验
作者: cvntao    时间: 2014-12-8 09:17
楼主算的应该不对吧？0.9V/30A？？还没见过内核功耗如此大的IC，一个IC的内核电压就这么大的话，估计什么散热都没用，而且那整机功耗应该很吓人了
作者: kevin890505    时间: 2014-12-8 19:36
cvntao 发表于 2014-12-8 09:173 d, V! f6 c3 c1 R* ~
楼主算的应该不对吧？0.9V/30A？？还没见过内核功耗如此大的IC，一个IC的内核电压就这么大的话，估计什么散 ...
$ \( z" h. M9 H2 `+ t+ W8 A
呃 我觉得这个虽然挺大的  但是芯片是分功能行业差异的    随便找个I7处理器  基本要求都是100A，150A级别的，比较一下，所以30A的稳态电流其实并不大。
) S/ T: Q+ }) d) P* r' x: _. H; ?更别说一些专用通信芯片，核心网，接入网专用的IC,内核五六十A都是小CASE的。或者高端的FPGA，内核几十A也是正常水平。
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作者: bavol    时间: 2014-12-8 22:08
1. 关于高速信号，我认为一根走一个通道比较好，两个走在一起，一个阻抗不连续比较严重，第二个线太细损耗严重；
作者: bavol    时间: 2014-12-8 22:10
关于低压大电流，主要考虑两点，1,不要有瓶颈，2，板级频率范围内目标阻抗能满足设计要求
作者: dzkcool    时间: 2014-12-9 10:27
1、收发之间无需等长，实际上走线拓扑一致，相差也不会太大；
4 U, r0 B0 b. z' L- ]0 x2、BGA内用Neck模式，一般是4/4的线宽线距，可以通过控制叠层，使其阻抗接近100欧；# l2 u9 X& ]1 [; X' G7 A' A
3、如果可能，尽量走十度吧。
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! m) J( k* y5 Z; }$ E设计一个紧靠在0.9V的电源层一起的地层，两个层的铜厚加大，建议2oz，该电源平面不要到DDR区域去。
作者: kevin890505    时间: 2014-12-9 13:08
dzkcool 发表于 2014-12-9 10:27, L8 \* z( p4 K+ h
1、收发之间无需等长，实际上走线拓扑一致，相差也不会太大；) }, h) A: n- m7 v3 M
2、BGA内用Neck模式，一般是4/4的线宽线距， ...
: E1 t# M# ?: n' O, M4 p1 K
多谢大神。关于内核电源处理，我目前使用4内层+1表层铜皮的方式。通流量绝对满足48A要求。
# ~# y& O% ]% p" b7 P- L, w而且电源走向没有经过DDR，但是电源到芯片相当于一根较小的U形铜皮，   DDR大概位置8 u3 t2 o- S: D  j& w+ F
刚好在U的中间偏上侧，虽然电源不影响DDR，但是我经过仿真发现直流回路在地平面
* [2 T3 c0 W3 y& c. T上的电流密度，DDR下方明显要大许多，这个问题应该怎么处理？  单独掏空DDR和内核电
/ K) a+ {( K! S8 d源地中间形成一个隔离槽的话会影响DDR走线下方的参考地，所以纠结啊！！！或者不用管？
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作者: dzkcool    时间: 2014-12-9 15:28
我想，直流应该对DDR的影响不大
作者: jhh610528    时间: 2014-12-9 22:24
1.不需要等长
6 m- `# f/ Z: u' |' N% A- z2.neck mode8 t0 g+ a3 D2 ~
3。不需十度走线
( C8 l* A! L! {4 t/ K2 @4。可以在信号层多铺几个铜皮
3 P& t4 t$ r6 g, A6 d) W个人处理方法，仅供参考
作者: kevin890505    时间: 2014-12-9 22:31
dzkcool 发表于 2014-12-9 15:28
4 W. p5 A/ `. p: z7 k- e我想，直流应该对DDR的影响不大
) [- P' Y& ~) F
多谢大神帮忙。
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作者: kevin890505    时间: 2014-12-9 22:32
jhh610528 发表于 2014-12-9 22:24! E! U& h8 A  j
1.不需要等长; r+ K$ u+ `. n0 X4 }
2.neck mode
% I& n9 I0 w& u4 G& |2 x3。不需十度走线
6 q% Z/ g: Y( ~! \4 }, t& j
3Q
3 _5 ~+ u6 r+ X) W' u2 I
作者: part99    时间: 2014-12-9 23:34
我也来说一下，个人意见，仅供参考：5 _2 L4 I& ?* D2 D! }" P
1. 要严格等长；不管是差分线对还是TX，RX对，等长就是了，虽然我们知道后者是无所谓，万一软件调不出来，第一件事就是问你这个：等长了吗？你就可以胸有成竹地说，所有的都等了。
! T6 x  ~: ?+ z2 p# E+ L, o2. 不用说了，neck mode；4 l8 X$ f2 h$ k" p
3. 同上，需要十度走线；
$ N! X' {1 V8 Z- Z* l# z4. 除了多铺铜，最好顶底层用2OZ以上的铜皮，电源是最为关键，对数字部分，我一般看重的是电源和回路。
3 e2 ?) i; p+ g3 b: X1 q年底要发奖金，这个时候，一定要注意设计，如果因为一时痛快而被人抓了把柄，奖金分少了，就不好了。
作者: panpan    时间: 2014-12-12 16:45
本帖最后由 panpan 于 2014-12-12 16:47 编辑 ( z% I1 Y+ g) B* ?) F

, B7 I# [, @! q7 e) a3 \1 I1，收发之间不需等长) q" c! \. Q5 Q
2，必须用neck mode3，什么是“十度走线”？" t6 c8 V/ `# l, @  M  T

" A1 K; m1 t+ p9 x3 C* F! O! c3 I, s
作者: fengyu6117    时间: 2015-5-15 10:46
part99 发表于 2014-12-9 23:34# @. K; P& z/ `, f+ V
我也来说一下，个人意见，仅供参考：
0 u: G/ n  F2 e, Q5 w2 B1. 要严格等长；不管是差分线对还是TX，RX对，等长就是了，虽然我们 ...
& x" H& W& \- v+ `7 @6 p. V
请教下，FR4采用10度走线是和材质有关，我们现在采用ROGERS，不知道还有没有这个问题还需要10度走线不？
  |& H% }; u( n5 P大家都采用什么材质，有没有必要换ROGERS的板材，7 D: C# h/ ^8 @- z8 f: j$ G% W1 b

. L4 {9 V) z) x/ H- p1 _. M& j/ K9 t- M; {. q
还有个问题，PHY到光纤口的差分信号是不是50欧姆？有没有什么资料啊
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作者: lize314    时间: 2015-5-15 17:23
材质会影响阻抗，更换了材质 阻抗线需要重新计算，已经达到10G 用ROGERS 相对于FR4性能更好 当然价格也贵点。不知道10度走线，都是走直线和135°走线，当时画的是个八层板，收发各有8对吧
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作者: 若华110    时间: 2015-5-20 09:29
你是做QSFP+背板PCB的吧？  为什么需要这么大的电流？对于SFP+ QSFP协议先熟悉下
作者: 若华110    时间: 2015-5-20 09:36
  是做背板么？一个QSFP+内部是否有CDR?   如果不同差分线之间能保持等长或者尽量等长最好，但是实际上由于接口 芯片引脚位置等因素造成不可能完全等长。 如果不等长并行的信号如何处理，这交给后面的CDR芯片进行数据整形。
作者: cwfang2013    时间: 2015-5-21 17:13
没有想象中的那么复杂，ALTERA开发板做过类似的板子，具体参考Stratia IV GT 100G Development Kit Board
作者: kuochiang    时间: 2015-5-26 14:54
感謝分享~~
作者: 寒冰箭影    时间: 2015-7-14 21:31
请问能大概讲下十度走线吗？真的没见过。。。。
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作者: LX0105    时间: 2016-4-21 16:42
感谢分享，刚好需要。
作者: t123456    时间: 2020-9-2 14:02
谢谢分享



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