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Cadence Allegro论坛今日: 7 |主题: 34030|排名: 4

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Allegro Design Entry HDL原理图库如何重复利用？	hw10425 2008-7-30 15:24	2 2155	hw10425 2008-7-31 10:38
请问怎么得到器件的IBIS模型？	btgcht 2008-7-28 11:52	3 1284	towner 2008-7-31 09:34
请教铺铜避让的问题	xwy 2008-7-30 14:19	3 1400	xwy 2008-7-31 08:46
设置间距的困惑	adwordslai 2008-7-30 15:58	5 1260	oostilloo 2008-7-31 07:47
allegro怎么制作mark点？ 1人参与	yonshosing 2008-7-20 13:11	2 4366	scofiled 2008-7-30 20:45
导入网表出错	51video 2008-7-29 19:34	7 1446	yuzengshu 2008-7-30 18:06
到底是Allegro好用还是Expedition好用?	steven_pcb 2008-7-30 16:37	3 1975	yuzengshu 2008-7-30 17:35
请问一下生成ARTWORK的正片与负片有什么区别呀	snow118 2008-7-28 11:03	4 1517	snow118 2008-7-30 16:56
artwork文件的SOLDERMASK导入ALLEGRO为什么没东西呀	snow118 2008-7-25 15:31	5 2402	snow118 2008-7-30 16:54
给电源及地网络赋值时的警告问题	oleole 2008-7-30 15:38	1 1003	adwordslai 2008-7-30 15:51
生成光绘文件时的问题	lovelyday 2008-7-30 11:06	3 1325	lovelyday 2008-7-30 13:58
在VISTA下，SPB16.0不能UPDATE SYMBOLS ！！	reval 2008-7-29 10:56	3 1347	steven 2008-7-30 13:19
请教gerber格式	docow 2008-6-30 14:05	8 2761	reval 2008-7-30 10:33
[原创]VERYCD上的CADENCE15.7安装方法	km_zzy 2008-7-30 09:13	0 2862	km_zzy 2008-7-30 09:13
为什么导artwork的时候出现这个情况？	aesther 2008-7-29 21:40	1 1035	oostilloo 2008-7-30 08:03
单位出错讨论	root 2008-7-28 22:56	5 1177	hoho2008 2008-7-30 01:34
帮忙看看这个小方块是什么.	lunahan 2008-7-29 14:28	2 1239	lunahan 2008-7-29 14:35
高手帮忙加急	zhaoriBYR 2008-7-27 10:53	5 2478	wolfwang 2008-7-29 13:20
16.0_CAPTURE CIS问题	caitinly 2008-7-29 08:24	3 1427	reval 2008-7-29 12:31
Allegro布线间距的设置	helele2004 2008-7-29 11:54	1 1267	deargds 2008-7-29 12:13
你说学allegro还是pads哪个好？我是一个protel99想转型的初学者。指路指路 55人参与	seshfsa 2010-6-18 16:05	11 2397	baoweizh 2008-7-29 11:22
请教protel与cadence的问题	trs 2008-7-27 23:32	2 1369	aesther 2008-7-29 11:12
Allegro与PADS PCB 和Protel比较 10人参与	baoweizh 2010-7-28 17:18	3 1763	lj503 2008-7-29 10:59
allegro使用的两个疑问 1人参与	bluehacker 2008-7-16 13:51	13 2054	ocean117 2008-7-29 09:46
[求助] conceptHDL中如何控制verilog.v的网络名	zxpchx 2008-7-29 08:50	0 1244	zxpchx 2008-7-29 08:50