| 1. 布局检查 2 F/ s( E! F0 v2 P% v) H8 b: L3 ~ 1) 版图布局前考虑好引出 pin 的方向和位置，尽量让时钟 pin 远离模拟信号 pin； 2) 将不同电位的 n 阱分开，混合信号电路尤其注意这点； 3) 添加 dummy 电阻以提高电阻的匹配度，dummy 电阻的两端要接地； 4) 对于差分对等匹配要求较高的电路需要注意版图的对称性，利用叉指、dummy 等结构提高版图对称性； 5) 版图中每个模块中 MOS 管的栅的走向尽量一致，不应有横有竖； $ n8 m# k" T! V) ?1 ~9 s& Z4 W6 d 6) 数字标准单元中有 Tap Cell 的，检查是否需要连接电源或地； 7) 数字标准单元中有 Tie High、Tie Low Cell 的，检查是否漏接到电源或地； 8) 在数字、模拟 IO 环上添加相对应的 Pad Filler，在数字core 中添加 Core Filler，然后导出 gds 文件； " o* r9 o9 ?! A# r 9) 双叉指结构的 ESD 防护器件的 source 放两边，drain 放中间，这样有利于 ESD 电流的均匀导通； 10) 对于多目标流片，die 的排列上要预留至少 80?m（具体要咨询封装厂）的划片槽间距。尽量在横竖两个方向上划片能一刀到底（即尽量不要交错排布芯片）； % T7 Y. v: N1 e% } 11) 针对 MPW 流片，设定芯片面积时应将总面积控制在略小于规定尺寸，单个芯片的形状最好是长方形，便于 MPW 版图的拼接。 2. 走线检查 1) 金属连线不宜过长，如果不得已需要长连线可以在中间添加buffer 提高驱动能力； 2) 长连线的线宽不宜太窄；6 V: L8 D( A7 i8 v* F: T 3) 管子的沟道上尽量不要走金属连线； 4) 绘制版图时连线接头处一定要画到重叠，以避免肉眼难辨的开路发生； 5) 数字电路的走线不要经过模拟电路的器件，否则容易引入强干扰，影响模拟电路正常工作。反之模拟电路走线也不要经过数字电路； 6) 数模混合信号电路中模拟电路的外围最好加入 Guard Ring，必要时需要用单独的管脚为隔离环接地或接电源电压； 7) 对高压电路而言，为避免尖端放电,拐角处用 135 度角,不要走90度角甚至锐角； 8) 芯片内部的电源线、地线和 ESD 上的电源线、地线分开接；数模信号的电源线要分开、地线也要分开；* J6 i; n: B# v 9) 重要的高频信号线，必须要考虑隔离。一般用同层次的金属地线，在两侧进行地线隔离。高频的时钟线，也要用地线进行隔离，防止其干扰到其它信号。时钟线最好与电源、地线平行走线，尽量减少交叉，防止通过交叉形成的寄生电容耦合到电源、地上。高频线路的性能实现，很大程度上取决于版图的设计。- X+ r) A" r' n+ {6 U% v* a ' V( P: {" W! M+ R% }) R . \1 B- x8 U# h: P- j0 | 3. 驱动/负载检查 1) 要对金属线的电流负载能力进行检查； 2) 在面积允许的情况下，via 和 contact 打得越多越好,尤其是input/output 部分； 3) 检查模拟输出管脚的驱动能力是否足够。可把 pad 的等效电容作为负载，观察驱动能力是否足够； 4) 与 IO 直接相连的输出管要保证 Drain 的 contact 到 Poly 有足够的距离，大于等于 1.5um（不同工艺下这个值会有不同）为宜，或者加上SAB 层，这样有利于电流的均匀性，可以保证足够的ESD 可靠性；' L4 ^$ T' A2 ~ 5) 在电流较大（100mA）时，与 IO 直接相连的输入、输出管的PMOS和NMOS 版图之间的距离至少为 30um，以防止闩锁。 4. IO 检查 ' U2 f5 U! a* [2 ?* A3 q6 \4 M 1) 不要将输入弱信号和强信号的模拟 IO 放置在一起，这样弱信号会受到强信号的干扰；8 X' K- I4 }2 I. |$ V 2) 数模混合电路要把数字 IO power ring 和模拟 IO power ring 分开供电；3 _8 R" o0 @" N8 i 3) 检查 IO 上的 IO power ring 是否正确接到电源和地上； 4) 对于直接连接到 I/O 的 CMOS 对管，不论作为输入还是输出，NMOS和 PMOS 之间的间距（有源区）都要显著增大。比如对于连接 CORE 内工作电压电平的 I/O，该间距要大于 2 um（40 nm 工艺）；对于连接到高于 CORE 内工作电压电平的 I/O，该间距要更大（比如大于 3.2 um）； 5) 从自动布局布线软件（如 Astro 或者 ICC）导出的带 IO 的 GDS 文件，在导入 Virtuso 做 DRC 前，要将版图中的 IO 替换为 Foundry 提供的完整的 IO gds文件导出来的 IO 库单元中的 IO（包括 Pad Filler），防止出现额外的层次，如 HTNWL；; [; I: Z* ^ S+ M, t 6) 注意芯片封装一般是逆时钟排布，芯片IO 的排列顺序要跟封装管脚一致； 7) 芯片 IO PAD 的布局不要上、下、左、右对称，以便在封装的时候利于机器识别（机器只识别 PAD布图，不识别 CORE里面的信息），以免造成因识别不出而带来的封装错误。7 o2 e# d) l# @$ a9 F) O 8 K+ Y9 p7 c+ @$ v 5. 设计规则检查 1) 电容的长宽不宜相差过大，以保证上下极板的电场均匀分布； F% t$ _. F! j( c5 F) M( ?( V 2) 版图中的空位尽量添加接地孔，避免闩锁效应；) k9 K3 n: u7 i. V2 G+ ]$ O" @: @ 3) 对于连接到栅上的面积很大的金属要注意天线效应，必要时进行跳线，最终流片前需要做天线效应检查； 4) 数字电路的功能仿真、布局布线后的仿真、时序仿真都要带 IO 进行并获得通过；) N6 Q: X9 b8 c& V/ n( |' p 5) 在SMIC流片时，工艺文件不能用PDK中自带的，必须到Technologyfile 目录下下载最新的；5 M/ ?& a; a/ N. S$ x( H! ` 6) 版图绘制前，要到 Foundry（如 SMIC）网站查看有没有最新的 DRC，LVS 检查文件，如果有，应立即采用新的 DRC，LVS 文件（65nm 后要做 DFM 检查）； 7) 数模整合后，要将导出的 gds 文件再导回 Virtuso，检查各个版图层次防止层次丢失，并做 DRC、LVS 检查；9 n K6 {$ s1 S7 C: u 8) 数字标准单元或者其它第三方 IP 如果出现 DRC 违反，应及时与IP提供方联系沟通，确保 IP 库功能正确，并能通过最新的 DRC 检查；- O$ y5 ^/ y+ e0 P7 a0 m 9) 每块芯片均要做 LOGO。建议 LOGO 组成：芯片名称_流片日期。如ADC_080618； ( H. P$ b: O& E- F# c, J 在完成了以上检查之后，要对设计数据进行备份，避免数据丢失造成损失。下面以 SMIC 0.18um MPW（Multi Project Wafer）工艺的流片为例，对流片填写表格的注意事项进行说明。 |
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