FPGA与LVDS信号兼容性分析方法

2024-12-11 15:12| 查看: 285| 评论: 0

摘要: 很多工程师在使用Xilinx开发板时都注意到了一个问题，就是开发板中将LVDS的时钟输入（1.8V电平）连接到了VCCO=2.5V或者3.3V的Bank上，于是产生了关于FPGA引脚与LVDS（以及LVDS-33，LVDS-25）信号相连时兼容性的问题 ...

很多工程师在使用Xilinx开发板时都注意到了一个问题，就是开发板中将LVDS的时钟输入（1.8V电平）连接到了VCCO=2.5V或者3.3V的Bank上，于是产生了关于FPGA引脚与LVDS（以及LVDS-33，LVDS-25）信号相连时兼容性的问题，该专题就解决一下这类问题。总的来说，只要按照下面图 1和图 2流程进行判断即可。

『本文转载自网络,版权归原作者所有,如有侵权请联系删除』

本站资讯文章系编辑转载，转载目的在于传递更多信息，并不代表本站赞同其观点和对其真实性负责。如涉及作品内容、版权和其它问题，请在30日内与本站联系，我们将在第一时间删除内容！
[声明]本站文章版权归原作者所有内容为作者个人观点本站只提供参考并不构成任何投资及应用建议。
本站拥有对此声明的最终解释权。

收藏邀请

上一篇：Xilinx Vivado DDS IP核设计实例

下一篇：深入浅出玩转FPGA视频教程

帐号		自动登录	找回密码
密码			注册

FPGA与LVDS信号兼容性分析方法

最新文章

热门文章

推荐内容 /1